027] 下面结合附图对本实用新型的实施方式作详细的说明。对于所属技术领域的技 术人员而言，从对本实用新型的详细说明中，本实用新型的上述目的、特征和优点将显而易 见。
[002引第一实施例；
[0029] 图3示意性的显示了本实用新型一实施方式的半导体巧片的示意图，其中此半导 体巧片包括行数为奇数3的阱单元，well taps单元布置在其中：第1行和第3行的2个 well tap的布置位置相同，均对称布置在所在行的两侧，第2行中没有布置well tap。
[0030] 我们选取具有相同的防円锁效应的最小安全距离s的阱连接单元进行布置，假设 两个well tap的距离为AD = L，其计算方法如下；参考图3,当well tap防円锁效应的最 小安全距离为AC = DC = S，BC为row的距离=H，B点为两个well tap之间的中屯、点，A， B，C构成了一个直角立角形，所述长度L满足公式：L=2担-!r-。
[0031] 其中；L为每一行中的相邻阱连接单元之间的距离；S为防円锁效应的最小安全距 离；H为阱单元行的行间距离。S和L该两个值都要根据具体工艺而定，从工艺厂可W得到 该两个参数，例如S为30um，H为加m。
[0032] 第二实施例；
[0033] 图5为图3实施方式的一种变形实施方式的示意图，其中，选取具有不同的防円锁 效应的最小安全距离Si和S 2的相邻两个阱连接单元进行布置，假设两个well tap的距离 为AD = L，其计算方法如下：
[0034] 参考图5,当well tap防円锁效应的最小安全距离为AC = Si，DC = S2, BC为row 的距离=H，所述长度L满足公式；扣-f!2+和，其中，L为每一行中的相邻阱 连接单元之间的距离；Si、S2为相邻两个阱连接单元的防円锁效应的最小安全距离；H为阱 单元行的行间距离。
[0035] 另外，通过图5可见，当阱单元行的行数为奇数3时，weU-tap单元行数为2,现有 技术半导体巧片中的well-tap单元的总数量为4。
[0036] 第S实施例；
[0037] 为了确保巧片电源或地的供电，在巧片的第一行和最后一行均需要布置well tap 单元，因此，本实用新型中半导体巧片的行数为偶数行时，则需复制了一行well tap单元使 第一行row的电源或地能够顺利供电。因此，当行数为偶数4或奇数5时，阱连接单元在阱 单元行中的布置位置是一样的。
[003引图4示意性的显示了本实用新型一实施方式的半导体巧片的行数为偶数4或奇数 5时well taps布置示意图，其中，第1、3、5行的well tap的布置位置相同，2个well-tap 单元对称设置在行中屯、的两侧，第2、4行均不布置阱连接单元。
[0039] 上述可见，当阱单元行的行数为偶数4或者奇数5时，well-tap单元行数为2现 有技术半导体巧片中的well-tap单元的总数量均为6
[0040] 根据上述阱连接单元的布置方法，现有技术和本实用新型在同等条件下（例如： 相同的行距离、行长度的情况下、相同的基材等情况）布置well-tap时所用的个数，得到下 面表格（1):
[0041] 差别对照表
[0042]
[0043] 表裕（1)
【主权项】
1. 一种具有阱单元行和阱连接单元行的半导体芯片，其特征在于，包括： 多个阱单元行； 隔行布置在所述多个阱单元行中的多个阱连接单元行； 其中， 所述多个阱连接单元行中的每一行的相邻阱连接单元之间的距离布置成：使得每个阱 连接单元行中的阱连接单元以防闩锁效应的最小安全距离为半径形成的覆盖区的叠加足 以覆盖全部的所述多个阱单元行。
2. 根据权利要求1所述的半导体芯片，其特征在于： 所述阱单元行的行数为奇数； 所述阱连接单元在所述多个阱单元行中采取逢奇布置，所述逢奇布置为：从所述多个 阱单元行的第一行开始，在各个奇数行中进行布置。
3. 根据权利要求2所述的半导体芯片，其特征在于：所述多个阱连接单元行中的每个 阱连接单元具有相同的防闩锁效应的最小安全距离，根据所述防闩锁效应的最小安全距离 及阱单元行之间的行间距离确声?进按单元行中的每一行中的相邻阱连接单元 之间的距离，所述距离满足公式 t中： L为每一行中的相邻阱连接单元之间的距离； S为防闩锁效应的最小安全距离； H为阱单元行的行间距离。
4. 根据权利要求2所述的半导体芯片，其特征在于：所述多个阱连接单元行中的每一 行的相邻两个阱连接单元具有不同的防闩锁效应的最小安全距离，根据所述两个不同的防 闩锁效应的最小安全距离及阱单元行之间的行间距离确定所述多个阱连接单元行中的每 一行中的相邻阱连接单元之间的距离，所述距离满足公式：L=W-//2+W-// :，其 中： L为每一行中的相邻阱连接单元之间的距离； SpS2分别为相邻两个阱连接单元的各自的防闩锁效应的最小安全距离； H为阱单元行的行间距离。
【专利摘要】本实用新型公开了一种具有阱单元行和阱连接单元行的半导体芯片，包括：多个阱单元行；隔行布置在所述多个阱单元行中的多个阱连接单元行；其中，所述多个阱连接单元行中的每一行的相邻阱连接单元之间的距离布置成：使得每个阱连接单元行中的阱连接单元以防闩锁效应的最小安全距离为半径形成的覆盖区的叠加足以覆盖全部的所述多个阱单元行。根据本实用新型的阱连接单元，由于为精心设计阱连接单元间的间距和采用的隔行布置，在预防闩锁效应和满足芯片的充分供电的情况下，使所加的阱连接单元数量尽可能的少，节省了加工成本，优化了芯片的时序，确保了精确合理的制定芯片的制造工艺，提高了芯片产品质量的可靠性和稳定性。
【IPC分类】G06F17-50
【公开号】CN204331730
【申请号】CN201420775113
【发明人】姜 硕
【申请人】中国电子科技集团公司第四十七研究所
【公开日】2015年5月13日
【申请日】2014年12月10日