新型智能cpu电路的制作方法
【专利说明】新型智能CPU电路技朮领域
[0001]本实用新型涉及一种用于工业电脑性能方面的新型智能CPU电路。
背景技朮
[0002]随着社会不断进步和发展，伴随着科技产品的要求不断向前进步，同时，也伴随着对工业电脑的性能要求越来越高。工业电脑的功能要求不同，必然引起工业电脑的配置要求不同。CPU是工业电脑配置中核心主要部件。然而，对CPU的性能要求也越来越强，由于所述的CPU缺乏超频功能，使得无法满足消费者工作生活娱乐的要求。
【实用新型内容】
[0003]有鉴于此，本实用新型要解决的技术问题是提供一种具有CPU超频功能的新型智能CPU电路。
[0004]本实用新型解决上述技术问题所采用一种新型智能CPU电路，其包括CTU芯片电路，CPU供电电路，所述的CPU芯片电路与CPU供电电路之间设置有CPU供电电压反馈及补偿配置电路，所述CPU芯片电路与CPU供电电路相互连接，所述CPU芯片电路与CPU供电电压反馈及补偿配置电路相互连接。
[0005]依据上述主要技术特征，所述的CHJ供电电压反馈及补偿配置电路包括晶体Ql，MOS管Q2，M0S管Q3，M0S管Q4 ；连接于晶体Ql基极端上的相互并联连接的电阻Rl，电容Cl，该电容Cl另一端接地，该电阻Rl另一端连接有CPU输出控制信号端，所述的晶体Ql发射极端接地;连接于晶体QI集电极端上的电阻R2;连接于晶体QI集电极端上的MOS管Q2，该MOS管Q2引脚2端接地，连接于MOS管Q2引脚2端上的电阻R3，电阻R3另一端与VCC3电压端连接，连接MOS管Q2引脚3端与电阻R3之间的电阻R4;与电阻R4另一端相互连接的MOS管Q4，连接于MOS管Q4引脚2端上的CPU电源负反馈回路，连接于MOS管Q4引脚3端上的电阻R7;连接于电阻R7另一端上的MOS管Q3，M0S管Q3引脚I端与电阻R2另一端连接，连接于MOS管Q3引脚I端与电阻R2之间的电阻R5，电容C2，该电容C2另一端接地，该电阻R5另一端连接有VCC3端，连接于MOS管Q3引脚3端的电阻R6，该电阻R6另一端与VCCC0RE端连接;连接于MOS管Q3引脚3端与电阻R6之间的电阻RlO，连接于电阻R6上的CPU电源负正馈回路；连接于电阻R6另一端上的CPUVC0RE供电芯片的补偿及反馈网络;所述的电阻R6上还连接有电阻R8，电阻R9，电容C3，电容C4，电阻R8与电容C3并联连接，电阻R9与电容C4并联连接；当CPU输出控制信号端为低电平时，通过电阻Rl，电容Cl延时，将晶体Ql截止，MOS管Q2，M0S管Q3导通，MOS管Q4截止，此时电阻R7相当于无穷的电阻，VCCC0RE端通过电阻R6，电阻R7不会产生分压，进而不会对CPU的电源反馈网络产生影响，CPU电源的VCCC0RE端电压不发生变化;CPU的工作频率不发生变化;则不会发生超频;CPU输出控制信号端为高电平时，通过电阻Rl，电容Cl延时，将晶体Ql导通，MOS管Q2，M0S管Q3截止，MOS管Q4导通，此时R7是正常设定的阻值，VCCC0RE端通过电阻R6，电阻R7产生分压，对CPU的电源反馈网络产生影响，CPU电源的VCCC0RE端电压提升。
[0006]依据上述主要技术特征，所述CPU芯片电路芯片Ul，电阻Rl I，电容C8，电容C13;电阻Rll—端与芯片Ul相互连接；电容C13—端与芯片Ul相互连接，电容C8另一端一端与芯片Ul相互连接;所述的电容C8另一端和Cl 3另一端共同接地，同时，该电容C8另一端接VCCCORE端;所述的电阻Rll另一端接VCC3端。
[0007]依据上述主要技术特征，所述CPU供电电路包括芯片U2，电阻R12，电阻R13，电阻R14，电阻R15，电容C12，电容Cll，电容C9，电容ClO，电感LI ；所述的电阻R14—端与芯片U2连接，电阻R14另一端接5VCC3端;所述电阻R13—端与芯片U2连接，电阻R13另一端接地;所述电阻R12—端与芯片U2连接，电阻R12另一端接VIN端;所述电容C12—端接电阻R12上，电阻R12另一端接在电阻R13上；电感LI一端与芯片U2连接，所述的电容C9，电容ClO，电容Cll，电阻R15并联连接之后，与电感LI另一端连接；同时，所述的电容C9，电容ClO，电容Cl I，电阻Rl 5并联连接之后，共同与VCCCORE端连接。
[0008]本实用新型的有益效果:因所述的CPU芯片电路与CPU供电电路之间设置有CPU供电电压反馈及补偿配置电路，所述CHJ芯片电路与CPU供电电路相互连接，所述CPU芯片电路与CPU供电电压反馈及补偿配置电路相互连接。工作时，CPU输出控制信号端为低电平，所述晶体Ql截止，MOS管Q2，M0S管Q3导通，MOS管Q4截止，则所述的CPU的电压不发生变化；当CPU输出控制信号端为高电平，将晶体Ql导通，MOS管Q2，M0S管Q3截止，MOS管Q4导通，则提升所述的CPU的电压达到CPU超频的目的，充分满足客户对性能提升的要求。
[0009]下面结合附图和实施例，对本实用新型的技术方案做进一步的详细描述。
【附图说明】
[0010]图1是本实用新型中新型智能CPU电路的方框示意图；
[0011]图2是本实用新型中CPU芯片电路的电路图；
[0012]图3是本实用新型中CPU供电电压反馈及补偿配置电路的电路图；
[0013]图4是本实用新型中CPU供电电路的电路图。
【具体实施方式】
[0014]为了使本实用新型所要解决的技术问题、技术方案及有益效果更加清楚、明白，以下结合附图和实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本实用新型，并不用于限定本实用新型。
[0015]请参考图1至图4所示，下面结合实施例说明一种新型智能CPU电路，其包括CPU芯片电路，CPU供电电路，CPU供电电压反馈及补偿配置电路。CPU供电电路一端与CPU芯片电路连接，CPU供电电路另一端与CI3U供电电压反馈及补偿配置电路连接。所述CPU芯片电路与(PU供电电路相互连接，所述CPU芯片电路与CPU供电电压反馈及补偿配置电路相互连接。
[0016]所述的CPU供电电压反馈及补偿配置电路包括晶体Q1，M0S管Q2，M0S管Q3，M0S管Q4；连接于晶体QI基极端上的相互并联连接的电阻Rl，电容Cl，该电容Cl另一端接地，该电阻Rl另一端连接有CPU输出控制信号端，所述的晶体QI发射极端接地;连接于晶体QI集电极端上的电阻R2 ；连接于晶体Ql集电极端上的MOS管Q2，该MOS管Q2引脚2端接地，连接于MOS管Q2引脚2端上的电阻R3，电阻R3另一端与VCC3电压端连接，连接MOS管Q2引脚3端与电阻R3之间的电阻R4;与电阻R4另一端相互连接的MOS管Q4，连接于MOS管Q4引脚2端上的CPU电源负反馈回路，连接于MOS管Q4引脚3端上的电阻R7;连接于电阻R7另一端上的MOS管Q3，M0S管Q3引脚I端与电阻R2另一端连接，连接于MOS管Q3引脚I端与电阻R2之间的电阻R5，电容C2，该电容C2另一端接地，该电阻R5另一端连接有VCC3端，连接于MOS管Q3引脚3端的电阻R6，该电阻R6另一端与VCC⑶RE端连接;连接于MOS管Q3引脚3端与电阻R6之间的电阻RlO，连接于电阻R6上的CPU电源负正馈回路;连接于电阻R6另一端上的CPUV⑶RE供电芯片的补偿及反馈网络;所述的电阻R6上还连接有电阻R8，电阻R9，电容C3，电容C4，电阻R8与电