;在接 下来的CP3的状态锁存沿开始，至S3单键按下维持状态结束，经过CPl、CP3两级锁存后的CP3 状态锁存沿为止，编码器300输出键号OOll;因此可W看出，当识别的是独立式键盘的维持 状态时，编码器300输出有效键号的持续时间与该维持状态的持续时间相适应。
[0072] 当键盘的状态或操作为表2中所述的7个有效的键盘操作与状态之外时，编码器 300输出无效键号1111。无论是输出有效键号，还是输出无效键号，编码器300改变输出内容 的时刻为CP3的状态锁存沿;实施例中，编码器300改变输出内容的时刻为CP3的上升沿。
[0073] CP3的周期为独立式键盘的扫描周期。键盘扫描周期在20msW上时，能够有效地避 开键盘按键抖动的影响；键盘扫描周期在IOOmsW下时，不至于遗漏键盘操作；因此，CP3的 周期应该控制在20~100ms。
[0074] 图7是本发明实施例的键盘状态变化脉冲产生单元的电路图。当识别的是独立式 键盘的有效按键操作时，编码器300在该有效按键操作后的CP3的状态锁存沿开始，至下一 个CP3的状态锁存沿为止，输出持续时间为一个CP3周期宽度的有效键号。接收所述独立式 键盘输出的装置，需要时刻查询独立式键盘的输出，获取键号。查询的周期间隔必须小于 CP3的周期。
[0075] 图7所示电路用于判断独立式键盘输出的键号是否发生改变，当独立式键盘输出 的键号发生改变时，输出键盘状态变化脉冲，用于辅助独立式键盘的接收装置接收独立式 键盘输出的键号，例如，将键盘状态变化脉冲作为接收装置的中断请求信号。
[0076] 图7所示电路由延迟缓冲器601、异或口 602、异或口 603、异或口 604、异或口 605、或 口 606组成。延迟缓冲器601由只具有触发功能的4个边沿触发器组成，4个边沿触发器的触 发输入端为延迟缓冲器601的接收脉冲输入端，均连接至CP3;延迟缓冲器601在CP3的状态 锁存沿进行数据锁存。
[0077] 延迟缓冲器601用于对编码器300的编码输出端的4位数据C3~CO分别进行延迟处 理。延迟缓冲器601的4个数据输入端D63~D60连接至编码器300的编码输出端C3~CO,延迟 缓冲器601的4个数据输出端Q63~Q60相应输出的数据是C31~C01;C31~COl经过延迟缓冲 器601的一级缓冲后，其信号比C3~CO延迟一个CP3脉冲周期，图8所示为本发明实施例的键 盘有效操作的相关波形示意图。设在CP3脉冲的Tl区间，独立式键盘存在一次有效操作，实 施例的有效操作包括:別单键按下、S2单键按下、S3单键按下、S4+S1组合操作的Sl按下、S4+ S2组合操作的S2按下、Sl单键释放。在一次有效操作的下一个状态锁存沿，即图8中CP3脉冲 Tl区间之后的上升沿，编码器300输出的编码C3~CO发生改变;在T2区间，编码器300输出一 个CP3脉冲周期的有效编码C3~CO;在T3J4及之后区间，编码器300输出的编码C3~CO再一 次改变且进入维持状态，该维持状态可能是例如Sl单键按下后面的维持状态，输出无效键 号，也可能是S3单键按下后面的维持状态，输出有效键号，直到下一次有效操作。
[0078] 图8中的D6脉冲示意表示编码器300输出的编码C3~CO是处于维持状态，没有变 化，还是发生改变，实际电路中不存在所述的D6脉冲。如图8所示，D6脉冲为低电平，示意表 示编码器300输出的编码C3~CO是处于维持状态，没有变化;D6脉冲为高电平，示意表示编 码器300输出一个周期的有效编码C3~CO。图8中的Q6反映的是C31~CO 1的变化情况，显然， Q6比D6延迟一个CP3脉冲周期。同样，实际电路中不存在所述的Q6脉冲。
[0079] 图8中，编码器300输出的编码C3~CO是处于维持状态，没有变化，还是发生改变， 实际是由4位延迟缓冲器601、异或口 602、异或口 603、异或口 604、异或口 605、或口 606所组 成的逻辑电路完成。4个异或口分别与编码器300编码输出端C3~CO中的1位相对应，输入分 别为4位延迟缓冲器601的输入、输出信号。例如，异或口602的两个输入信号分别为CO和 COl，C01比CO延迟一个CP3脉冲周期，因此，当CO发生变化时，异或口602输出1个CP3脉冲周 期宽度的正脉冲；当CO为一个CP3脉冲周期宽度变化信号时，异或口602输出2个CP3脉冲周 期宽度的正脉冲。异或口 603、异或口 604、异或口 605分别判断Cl~C3是否发生变化，原理与 判断CO是否发生变化相同。异或口 602、异或口 603、异或口 604、异或口 605的输出端分别连 接至或口 606的输入端，或口 606用于综合判断CO~C3是否发生变化，只要CO~C3发生变化， 或口 606即输出键盘状态变化脉冲F，该脉冲为正脉冲。
[0080] 实施例中，延迟缓冲器601选择上升沿触发的8D触发器74肥273。
[0081] 延迟缓冲器601还可W采用其他方案，例如，采用RC电路，利用4个RC电路分别对CO ~C3进行延迟;如果RC电路的延迟时间小于一个CP3脉冲周期，则编码器300输出一个周期 的有效编码C3~CO时，在输出有效编码C3~CO开始和输出有效编码C3~CO结束都产生一个 键盘状态变化脉冲，键盘状态变化脉冲的宽度等于RC电路延迟时间；如果RC电路的延迟时 间大于等于一个CP3脉冲周期，则编码器300输出一个周期的有效编码C3~CO时，在输出有 效编码C3~CO开始时产生一个键盘状态变化脉冲，该脉冲宽度大于等于2个CP3脉冲周期。 要求RC电路的延迟时间不超过2个CP3脉冲周期，W免产生漏报。
[0082] 所述的发明电路中，将对单键操作、组合键操作、键盘维持状态操作的定位，由满 足特定时序要求的3个脉冲控制转换成同一二进制长度的状态码，采用统一编码的方式进 行处理，单键操作、组合键操作、键盘维持状态操作仅体现在状态码的不同上;如果需要增 减按键操作功能或者是调整按键操作功能，不需要修改键盘扫描电路结构，只需根据增减 后的状态码表更新编码器300、即重新写入更新只读存储器的存储内容即可。所述发明电路 没有使用单片机、ARM等微控制器，不用运行程序，工作可靠。
【主权项】
1. 一种独立式键盘操作识别及编码电路，其特征在于，由独立式键盘、第一移位寄存 器、第二移位寄存器、状态码寄存器、编码器组成； 所述独立式键盘共有N个按键，设有N位键盘状态信号输出端； 所述第一移位寄存器具有N位并行输入端、N位并行输出端和串行输出端;所述第二移 位寄存器具有串行输入端、N位并行输出端； 所述第一移位寄存器的N位并行输入端连接至N位键盘状态信号输出端;第二移位寄存 器的串行输入端连接至第一移位寄存器的串行输出端;第一移位寄存器、第二移位寄存器 的移位脉冲输入端均连接至移位脉冲，第一移位寄存器的预置脉冲输入端连接至扫描脉 冲； 所述状态码寄存器为2 X N位二进制寄存器;状态码寄存器中的N位数据输入端连接至 第一移位寄存器的N位并行输出端，另外N位数据输入端连接至第二移位寄存器的N位并行 输出端;所述状态码寄存器的接收脉冲输入端连接至锁存脉冲； 所述编码器有2 X N位编码输入端，所述2 X N位编码输入端连接至状态码寄存器的2 X N 位数据输出端;所述编码器有M位键号输出端。2. 根据权利要求1所述的一种独立式键盘操作识别及编码电路，其特征在于:所述编码 器为只读存储器。3. 根据权利要求1所述的一种独立式键盘操作识别及编码电路，其特征在于:还包括由 振荡器、计数器、脉冲分配器组成的电路;所述扫描脉冲、移位脉冲、锁存脉冲由振荡器、计 数器、脉冲分配器组成的电路产生。4. 根据权利要求3所述的一种独立式键盘操作识别及编码电路，其特征在于:所述脉冲 分配器为ROM存储器。5. 根据权利要求1所述的一种独立式键盘操作识别及编码电路，其特征在于:还包括键 盘状态变化脉冲产生单元。6. 根据权利要求5所述的一种独立式键盘操作识别及编码电路，其特征在于:所述键盘 状态变化脉冲产生单元由M位延迟缓冲器、M个异或门和或门组成;M位延迟缓冲器用于对独 立式键盘输出的M位键号分别进行信号延迟;M个异或门的输入分别为M位延迟缓冲器的输 入、输出信号;M个异或门的输出分别连接至或门的输入端;或门的输出端输出键盘状态变 化脉冲。
【专利摘要】一种独立式键盘操作识别及编码电路，由独立式键盘、第一移位寄存器、第二移位寄存器、状态码寄存器、编码器组成。所述电路经由满足特定时序要求的扫描脉冲、移位脉冲、锁存脉冲的控制，将对单键操作、组合键操作、键盘维持状态操作的定位，转换成同一二进制长度的有效状态码和无效状态码，经过编码器编码后输出与每一个有效状态码对应的有效键号或者是输出与所有无效状态码对应的无效键号；不同的单键操作、组合键操作、键盘维持状态操作仅体现在状态码的不同上；如果需要增减按键操作功能或者是调整按键操作功能，不需要修改键盘扫描电路结构，只需根据增减后的状态码与键号之间的对应关系更改编码器即可。所述发明电路不用编写和运行程序，工作可靠。
【IPC分类】G06F3/02, H03M11/20
【公开号】CN205318332
【申请号】CN201620006899
【发明人】孔玲爽, 凌云, 肖会芹, 曾红兵, 陈刚, 王兵
【申请人】湖南工业大学
【公开日】2016年6月15日
【申请日】2016年1月5日