专利名称：减小分离存储块之间信号传输延迟差的集成电路存储器件的制作方法
技术领域：
本发明涉及集成电路器件的领域，更具体而言，涉及集成电路存储器件内的信号分布。
背景技术：
由于集成电路存储器件集成度和复杂度的提高，器件的运行速度也相应提高。由于存储器容量的提高，其中信号的传播延迟成为存储器中时序的重要部分。特别地，当输入信号距离译码器相对较远时，用来驱动译码器的输入信号(例如地址信号)的传播延迟会成为一个问题。
另外，连接到单元晶体管的栅极的字线可由多晶硅形成，其具有很大的电阻率。同样，由于字线可能跨过单元晶体管的栅极氧化层，电容C会具有相当的数量，这将使随着字线长度增加的相关RC延迟增大。为了补偿增大的字线RC延迟，可增加字线电压，这将导致行译码器所占面积增大。进一步地，如果位线变长，和其相关的电阻R和电容C也会增大，这也会增大行译码器的面积。
由于字线和位线是长距离互连线，各自的传播延迟可能较长。进一步地，随着存储块(memory block)的尺寸增加，译码器的尺寸也会增大，这也会使延迟时间由于例如增加的译码时间而增加。
已知的可以将存储体(memory bank)划分为存储块(例如4个存储块)，且一译码器用于体内的每个存储块。这一方法因为其一些优点而被采用，例如运行速度。然而，这一方法也带来一些缺点，例如功耗。然而，由于在运行速度或功耗方面的优势，使得这一方法在最近被广泛采用。
图1是显示包含输入信号的常规存储器划分方法的示意图。应理解的是以下仅讨论了一个存储体的排列，其余存储体的排列与所讨论的排列类似。如图1所示，存储块阵列可划分为两个存储体100、200。每个存储体(例如图1中的100)分为四个存储块110、120、130和140。译码器150、160、170和180位于各个存储块之间。存储体100、200以矩阵形式排列。
信号发生器600产生用于选择存储块中一特定地址的地址信号，该地址信号作为译码器的输入。特别地，所示地址信号选定了位于每一存储体100、200、300和400中的存储块110、210、310和410。将地址信号传输至不同存储块的连线长度的差别可能会引起在分开的存储体中的每一存储块110、210、310和410访问时间的细微不同。然而，如果存储块A、B、C、D的尺寸变得过大，译码器变得过长，地址信号需要传输的距离将变得过长以至于引起了不同存储块中信号之间的相位差。例如，由于地址信号需要经过更长的距离到达A块110和310，用于驱动A块110和310的时间可能要比用于驱动A块210和410的时间长。另外，如果译码器变得过长，地址信号可能不足以达到满幅(full swing)而使得高频特性下降。此外，上升/下降时间也依赖于块所处的位置。
发明内容
根据本发明的实施例提供了可减小传输到分离且空间相隔的存储器子块的信号之间的传输延迟差的集成电路存储器件。依照这些实施例，集成电路存储器件包括多个导电通路(conductor path)，这些导电通路电耦合到包含在该器件的分离存储器阵列中的所有存储块并且为在读或写操作期间同时访问而设置。所有的导电通路为了减小在其上所传导的信号的传播延迟差而设置。
在根据本发明的某些实施例中，多个导电通路从位于分别包含第一和第二存储块的第一和第二存储体之间的公共节点向外延伸；其中第一和第二存储块位于距公共节点基本上等距离处的第一和第二存储器阵列中。在一些根据本发明的实施例中，在多个导电通路中包括延迟电路，其中多个导电通路从位于分别包含第一和第二存储块的分离的第一和第二存储体之间的公共节点向外延伸。第一和第二存储块位于公共节点与包含在每个第一和第二存储体中的其他各自的存储块之间。在根据本发明的某些实施例中，多个导电通路包括第一和第二缓冲器电路。
在根据本发明的某些实施例中，多个导电通路从位于分别包含第一和第二存储块的分离的第一和第二存储体之间的公共节点向外延伸。第一和第二存储块位于距公共节点第一和第二不相等长度处的第一和第二存储器阵列中。延迟电路包含在从公共节点到各个存储块的长度较短的导电通路中。
在根据本发明的某些实施例中，长度较大的导电通路不具有任何延迟电路。在根据本发明的某些实施例中，导电通路包括第一和第二缓冲器电路。在根据本发明的某些实施例中，导电通路分别终止于第一和第二存储器阵列中的第一和第二地址译码器。
在根据本发明的某些实施例中，集成电路存储器件包括从第一和第二存储器阵列之间的公共节点电耦合到第一存储器阵列中的多个第一存储块的第一导电通路。第二导电通路从公共节点电耦合到第二存储器阵列中的多个第二存储块，其中位于距公共节点基本等距离处的多个第一存储块中的一些存储块和多个第二存储块中的一些存储块被设置为用于在存储器读或写操作期间同时访问。
在根据本发明的某些实施例中，集成电路存储器件包括从第一和第二存储器阵列之间的公共节点电耦合到第一存储器阵列中的多个第一存储块的第一导电通路。第二导电通路从公共节点电耦合到第二存储器阵列中的多个第二存储块，其中位于距公共节点不同距离处的多个第一存储块中的一些存储块和多个第二存储块中的一些存储块被设置为用于在存储器读或写操作期间同时访问。在公共节点和各个存储块之间延伸较短距离的第一或第二导电通路中包含延迟电路。
图1是常规集成电路存储器件的方块图；图2A和图2B是根据本发明某些实施例的集成电路存储器件的方块图；图3A和图3B是根据本发明某些实施例的集成电路存储器件的方块图；具体实施方式
下文将参考表示本发明实施例的附图对本发明进行全面描述。然而，本发明可以通过多种不同形式实现而不应解释为仅限于此处阐明的实施例。提供这些实施例是为了让本公开彻底而全面，并将本发明的范围完全告知本领域技术人员。
应当理解的是虽然此处用词语“第一”、“第二”来描述不同的区域、层和/或部分，这些区域、层和/或部分不应受限于这些词语。这些词语仅用于将一区域、层和/或部分与另一区域、层和/或部分区分开。因此，在不背离本发明主旨的前提下，以下讨论的第一区域、层和/或部分可以被解释为第二区域、层和/或部分，且对于第二区域、层和/或部分也类似。全文中相同的附图标记表示相同的元件。
图2A和图2B是根据本发明某些实施例的包括存储块的存储体的方块图。尽管图2A和图2B中所示的集成电路存储器件具有分离的存储体，应该理解的是所示集成电路存储器件是单独的集成电路存储器件。尽管图2A和图2B展示了四个存储体，为方便起见，此处主要参考仅两个存储体100和200对该集成电路存储器件进行说明。另外，尽管该集成电路存储器件图示为具有四个存储体，应当理解的是根据本发明实施例的集成电路存储器件可以具有四个以上的存储体。
根据本发明的某些实施例，多个导电通路电耦合到该器件分离的存储器阵列所包含的所有存储块并被设置为用于在读或写操作中同时访问。而且，所有的导电通路为了减小在其上所传导信号的传播延迟差而设置。因此，在存储器读或写操作中被访问的各个分离的存储块可以基本上同时被访问，而不论被访问的分离存储块是否相隔相对长的距离。
参照图2A，存储块阵列被分为两个存储体100和200。存储体100和200各自又被细分为编号分别为110、120、130、140的四个存储块A、B、C、D。译码器150和250分别位于A/B块110/120和210/220之间。通过对输入信号(例如地址信号)进行译码，译码器150和250在选定的(或未选定的)字线或位线上施加一高电压。
图2A中所示的集成电路存储器件包括存储块A、B、C、D的对称排列和将存储器阵列分隔开的间隔。该间隔包括一公共节点301，地址信号可以从该公共节点分布到根据本发明某些实施例设置为用于在存储器读或写操作期间同时访问的每个存储块。换句话说，存储块110/210被设置为响应一地址译码而被同时访问(即存/取数据)。
地址信号分布到的存储块基本上与公共节点等距离。相反，常规存储块(例如图1所示)沿水平轴或垂直轴方向平行排列。然而，在根据本发明的某些实施例中，存储块A、B、C、D关于垂直轴(Y轴)对称排列。例如，A块110和A块210关于被界定为通过公共节点的Y轴对称。因此，到分离存储块的信号的不相等传播延迟而引起的相位差可以减小，因为从公共节点到在存储器读或写操作期间被访问的存储块的距离基本相等，这样，例如地址信号将被基本同时地提供给译码器150和250。应当理解的是图2A中所示的其它存储块也按如上所述排列。
信号发生器600产生用于选择包含在存储块110和210中的特定地址的地址信号，其中存储块110和210为在存储器读或写操作期间同时访问而设置。通过沿相反方向向每一存储块110/120中的译码器150和250延伸的第一和第二导电通路，地址信号从公共节点被传输至分离的存储块。另外，信号发生器600产生用于基本同时地联锁存储体100和200中的存储块110和210的地址信号。因此，可减小传播给译码器的信号当遇到到分离存储块的不同延迟时所引起的相位差。
根据本发明的某些实施例，第一和第二导电通路包括放大器，以在信号输入到译码器之前提供/恢复信号的高频特性。例如图2A所示，某个信号在输入到译码器150和250之前通过一反相器(或一缓冲器)。结果，由于信号的负载减小，偏移(skew)减小，信号边沿时间(上升/下降时间)减小。
参考图2B，存储块130和230位于存储块110和210与隔开存储器阵列100、200的间隔之间。换句话说，存储块130和230与存储块110和210相比更靠近以上参考图2A定义的垂直轴(Y轴)。块排列和用于驱动存储块130和230的操作与存储块110和210相类似，此处略去其描述。
参考图2B，第一和第二导电通路包括延迟电路500。延迟电路500可以包含任何类型的延迟器件，比如反相器或缓冲器。延迟电路500的引入使得存储块110和210以及存储块130和230能够基本同时地被驱动，尽管存储块130/230比存储块110/210更靠近公共节点。因此，加入延迟电路500来延迟输入到距离公共节点更近(即距离定义的Y轴更近)的存储块的信号。
图3A和3B是根据本发明某些实施例的存储器阵列的方块图。图3A和3B所示的存储块与参考图2A和2B的上述存储块相同，因此略去对这些存储块的操作的进一步详细描述。
图3A和3B所示的根据本发明某些实施例的集成电路存储器件可包括存储块A、B、C、D，译码器，信号发生器600和延迟电路500。存储块A、B、C、D沿垂直轴或水平轴方向平行传输。换句话说，图3A和3B中所示的存储块在各个存储器阵列中的每一个内部都以相同的方式排列。例如，存储块110/210在各自的存储器阵列内部位于同一位置(即左上角)。进一步地，存储块110/210被设置为用于在存储器读或写操作期间同时访问。
通过位于将所述存储器阵列与另一存储器阵列分隔开的间隔中的公共节点301，第一和第二导电通路从信号发生器向每个存储器阵列延伸。特别是，第一导电通路从公共节点301向存储器阵列100中的存储块110延伸；第二导电通路从公共节点301向存储器阵列200中的存储块210延伸。如所示那样，由于存储块110比存储块210距公共节点301更远，第一导电通路要比第二导电通路长。此外，第一导电通路包括延迟电路500以减小从公共节点301到存储块110/210中每一个的信号的传播延迟差。换句话说，参考图3A，存储块A、B、D沿垂直轴或水平轴平行排列。特别是，存储块110在左侧比存储块210(更靠近Y轴)距Y轴更远。
参考图3A，第二导电通路包括延迟电路500而第一导电通路没有延迟电路。延迟电路500可以包含任何类型的延迟器件，比如反相器或缓冲器。延迟电路500的引入使得存储块110和210能够基本同时地被驱动，尽管存储块210比存储块110更靠近公共节点。因此，加入延迟电路500来延迟输入到距离公共节点更近(即距离定义的Y轴更近)的存储块的信号。
进一步地，仍然参考图3A，根据本发明某些实施例，第一和第二导电通路包括放大器，以在信号输入到译码器之前提供/恢复信号的高频特性。例如，某个信号在输入到译码器150和250之前通过一反相器(或一缓冲器)。结果，由于信号的负载减小，偏移减小，信号边沿时间(上升/下降时间)减小。
参考图3B，存储块130比存储块230更靠近Y轴，它们均被设置为用于在存储器读或写操作期间同时访问。在这种类型的排列中，从公共节点301到各个译码器的信号线的不同长度可以通过在第一导电通路中加入延迟电路500而被处理。
特别地，参考图3B，第一导电通路包括延迟电路500而第二导电通路没有延迟电路。延迟电路500可包含任何类型的延迟器件，比如反相器或缓冲器。延迟电路500的引入使得存储块130和230能够基本同时地被驱动，尽管存储块130比存储块230更靠近公共节点301。因此，加入延迟电路500来延迟输入到距离公共节点更近(即距离定义的Y轴更近)的存储块的信号。
进一步地，仍然参考图3B，根据本发明某些实施例，第一和第二导电通路包括放大器，以在信号输入到译码器之前提供/恢复信号的高频特性。例如，某个信号在输入到译码器150和250之前通过一反相器(或一缓冲器)。结果，由于信号的负载减小，偏移减小，信号边沿时间(上升/下降时间)减小。
根据本发明的某些实施例，多个导电通路电耦合到该器件分离的存储器阵列所包含的所有存储块并被设置为用于在读或写操作期间同时访问。而且，所有的导电通路为了减小在其上所传导信号的传播延迟差而设置。因此，在存储器读或写操作期间被访问的各个分离的存储块可以基本同时地被访问，而不论被访问的分离存储块是否相隔相对长的距离。
受益于本公开，本领域普通技术人员可在不背离本发明的主旨和范围的情况下对本发明进行多种变更和修改。因此，必须理解的是所阐述的说明性实施例仅用于举例的目的，其不应使由以下权利要求所界定的本发明受到局限。因此，以下权利要求包括的不仅是字面上阐述的元件的组合，还包括以基本相同的方式执行基本相同的功能以实现基本相同的结果的所有等同元件。因此，权利要求应理解为包括以上说明和描述的部分、在概念上等同的部分以及结合了本发明本质思想的部分。
权利要求
1.一种集成电路存储器件，包括多个导电通路，其电耦合到该器件分离的存储器阵列所包含的所有存储块并且被设置为用于在读或写操作期间同时访问，其中所有所述导电通路为了减小其上所传导的信号的传播延迟差而设置。
2.权利要求1的器件其中所述多个导电通路从位于分别包含第一和第二存储块的第一和第二分离的存储体之间的一公共节点向外延伸；其中所述第一和第二存储块位于距所述公共节点基本等距离处的所述第一和第二存储器阵列中。
3.权利要求1的器件，进一步包括包含在所述多个导电通路中的一延迟电路，其中所述多个导电通路从位于分别包含所述第一和第二存储块的分离的第一和第二存储体之间的一公共节点向外延伸；其中所述第一和第二存储块位于所述公共节点与包含在每个所述第一和第二存储体中的其他各个存储块之间。
4.权利要求1的器件，进一步包括包含在所述多个导电通路中的第一和第二缓冲器电路。
5.权利要求1的器件，其中所述多个导电通路从位于分别包含所述第一和第二存储块的分离的第一和第二存储体之间的一公共节点处向外延伸，其中所述第一和第二存储块位于距所述公共节点第一和第二不相等长度处的所述第一和第二存储器阵列中，该器件进一步包括包含在从所述公共节点到所述各个存储块的长度较短的所述多个导电通路中的一延迟电路。
6.权利要求5的器件，其中长度较大的所述导电通路不具有任何延迟电路。
7.权利要求5的器件，进一步包括包含在所述导电通路中的第一和第二缓冲电路。
8.权利要求1的器件，其中所述导电通路分别终止于在所述第一和第二存储器阵列内部的第一和第二地址译码器。
9.一种集成电路存储器件，包括一第一导电通路，其从第一和第二存储器阵列之间的一公共节点电耦合到所述第一存储器阵列中的多个第一存储块；一第二导电通路，其从所述公共节点电耦合到所述第二存储器阵列中的多个第二存储块，其中位于距所述公共节点基本等距离处的所述多个第一存储块中的一些存储块和所述多个第二存储块中的一些存储块被设置为用于在存储器读或写操作期间同时访问。
10.权利要求9的器件，进一步包括第三和第四导电通路，其将所述公共节点电耦合到所述多个第一和第二存储块中的一些选定存储块，其中所述选定存储块位于所述多个第一和第二存储块中的其他存储块与所述公共节点之间；包含在所述第三和第四导电通路中的一延迟电路。
11.权利要求9的器件，进一步包括包含在所述第一和第二导电通路中的第一和第二缓冲电路。
12.权利要求9的器件，其中所述第一和第二导电通路分别终止于所述第一和第二存储器阵列内部的第一和第二地址译码器。
13.一种集成电路存储器件，包括一第一导电通路，其从第一和第二存储器阵列之间的一公共节点电耦合到所述第一存储器阵列中的多个第一存储块；一第二导电通路，其从所述公共节点电耦合到所述第二存储器阵列中的多个第二存储块，其中位于距所述公共节点不同距离处的所述多个第一存储块中的一些存储块和所述多个第二存储块中的一些存储块被设置为用于在存储器读或写操作期间同时访问，一延迟电路，其包含于在所述公共节点与各个存储块之间延伸较短距离的第一和第二导电通路中。
14.权利要求13的器件，其中长度更大的所述第一和第二导电通路不具有任何延迟电路。
15.权利要求14的器件，其中与所述延迟电路相关的延迟被设置为使得与传导所述第一和第二信号到设置为用于同时访问的所述各个存储块相关的传播延迟相等。
16.权利要求13的器件，其中所述第一和第二导电通路分别终止于所述第一和第二存储器阵列内部的第一和第二地址译码器。
17.一种集成电路存储器件，包括多个第一和第二反向存储块，其对称排列于沿其间的间隔延伸的一垂直轴的两侧，其中所述对称排列的多个第一和第二反向存储块中选定的成对存储块被设置为用于在存储器读或写操作期间同时访问；第一和第二导电通路，其从所述间隔中的一公共节点沿相反方向延伸不同距离至所述多个第一和第二反向存储块中的一选定存储块对；包含在所述第一和第二导电通路中较短的导电通路中的一延迟电路，以减小其上传导的信号的相位差，其中该相位差由于从所述公共节点到所述多个第一和第二反向存储块中的所述选定存储块对的距离不同而引起。
18.权利要求17的器件，其中长度较大的所述第一或第二导电通路不具有任何延迟电路。
19.权利要求17的器件进一步包括包含在所述第一和第二导电通路中的第一和第二缓冲电路。
全文摘要
一种集成电路存储器件，包括多个导电通路，该多个导电通路电耦合到该器件分离的存储器阵列所包含的所有存储块并且被设置为用于在读或写操作期间同时访问。所有导电通路为了减小其上所传导的信号的传播延迟差而设置。
文档编号G11C5/06GK1591672SQ20041007488
公开日2005年3月9日 申请日期2004年8月30日 优先权日2003年8月29日
发明者朴旼相 申请人:三星电子株式会社