专利名称：具有存储矩阵的电子电路的制作方法
技术领域：
本发明涉及 一种具有存储矩阵的电子电路。
背景技术：
存储矩阵的主要设计目标是将每位的平均面积(即矩阵面积和 矩阵中存储的位的数目之间的比例)降低到最小值。美国专利申请第
2004/184331号描述了一种具有存储单元的存储矩阵，其包括存取晶 体管，该晶体管具有与诸如相变元件之类的电阻存储元件串联的主电 流沟道。提供了行导线，每根行导线用于相应行的单元，并且行中的 单元的存取晶体管的栅极与该行的行导线连接。向每个行提供一对列 导线，并且列中的单元的存取晶体管的沟道和电阻存储元件的串联结 构被耦接在该对列导线之间。将每对列导线中的每根列导线均通过开 关选择性地耦接至驱动电路；可选地，每对列导线中的一根列导线是 地线。
美国专利申请第2004/184331号提到了将存取晶体管实现为垂 直晶体管的可能性。在垂直场效应晶体管中，沟道是由有限水平尺度 的半导体主体(例如立式圆柱体)形成的，其从列导线结构垂直地延 伸。邻近主体，水平地提供了栅极导线。通常，该主体延伸通过形成 栅极电极的行导线中的孔。
在主体上提供相变材料。在相变材料上提供第二列导线。相变 材料的电阻取决于在最后写操作期间所施加的波形。当被选行的行导 线被驱动，从而被选行中的存取晶体管变为导通时，通过测量列导线 之间的电阻来对单元进行读取。
虽然美国专利申请第2004/184331号提供了紧密的存储器结构， 但是仍然期望进一步降低每位的平均面积。
发明内容
本发明的目的尤其是要提供一种具有低的每位平均面积的存储 器结构。
提供了根据权利要求所述的电子电路。在此，每个存储单元均 包括存取晶体管，其具有耦接至第一行导线的控制电极；以及第一 和第二电阻存储元件，它们耦接在存取晶体管的主电流沟道和对应的 第二行导线之间。例如，电阻存储元件可以是熔丝、反熔丝、包括可 逆相变材料或迟滞材料的元件。因此，采用单个晶体管来对可存储独 立信息的第一和第二电阻存储元件进行存取。当将存取晶体管实现为 垂直晶体管时，这是尤其有用的，这是因为采用第一行导线作为垂直 沟道的控制电极所需的增加尺寸允许每个存取晶体管使用两个电阻 存储元件，而不是一个电阻存储元件(具有较小的禁区(area penalty) 或者没有禁区)。除了提到的具有第一和第二电阻存储元件的单元外， 其它单元也可出现在矩阵中，例如出现在矩阵的边缘，单元可能只包 括一个这种元件。
在实施例中，在存取期间，到达所有第二行导线的各个相互不 同的第一和第二电压被分别施加在了被选行的彼此相对的侧上。这节 省了寄生电流所导致的功耗。
参考下列附图，通过示范性实施例，将描述这些和其它目的和优点。
图1示出了存储矩阵的示意电路图； 图2示出了存储矩阵的布局； 图3a-b示出了存储矩阵的截面图； 图4示出了读信号；
图5、 5a示出了写信号； 图6示出了存储电路。
具体实施方式
图1示出了存储矩阵的示意电路图。该矩阵包括第一和第二行
导线10， 12、列导线14和单元16。仅仅示出了行、列和单元的一部 分。每个单元均包括存取晶体管160和第一和第二电阻存储元件162， 164。只有一个单元的组件被明确地标示出来。存取晶体管160被实 现为垂直晶体管。如在此使用，电阻存储元件是具有第一和第二端子 的电路元件，当横跨两个端子施加电压时，在这两个端子之间会流过 电流，该电流值代表了存储的数据值。电阻存储元件的示例包括熔丝、 反熔丝、包括相变材料的元件等。
每根第一行导线10对应于单元16的各个行。在每个单元16中， 存取晶体管160具有控制电极，该控制电极被耦接至单元16的行的 第一行导线10。每根列导线14对应于单元16的各个列。在每个单 元中，存取晶体管160具有主电流沟道，其耦接在单元16中的节点 166和单元16的列的列导线14之间。
第二行导线12对应于行对，每个连续的行与前一个行形成了各 个对，因此每对与下一对的一行重叠。通过第一和第二电阻存储元件 162， 164，节点166被分别耦接至单元16所属的行对的第二行导线 12。
为了简单起见，仅示出了几行和几列。当然，在矩阵的边缘的 单元可以是不同的，例如其可以只包含一个电阻存储元件，因此可以 除去第二行导线。例如，在某些行或列中的单元还可以包含较少的电 阻存储元件，因此可以去除第二行导线。
图2示出了矩阵的布局，其中在隔离的层中提供了第一和第二 行导线10， 12，从而在俯视图中，它们看起来部分重叠在了一起。 类似地，在隔离层中提供了列导线14。每个存取晶体管160均包括 沟道20 (在俯视图中示出)，其延伸通过第一行导线10中的孔。可 选地，可以采用穿过第一行导线10的缺口的沟道，或甚至采用与第 一行导线10邻近的沟道。电阻存储元件162， 164是在列方向上延伸 的电阻存储材料的轨道22的各个部分。在实施例中，根本未形成电 阻材料图案，而是采用了一大张电阻材料。根据材料(例如，如果单 元之间的横向电阻相对较大)，可以使用该实施例。对于第一行导线10，需要相对较大的间距，以允许沟道20穿过
(或邻近)第一行导线10。在不要求更大的间距，或至少只需要较
小地增加间距(小于该间距的二倍)的情况下，这个间距给每根第一
行导线IO对的多于一个的电阻存储元件162， 164提供了空间。
图3a示出了沿图2中的线A-A'的存储矩阵的截面图。沟道20 被示出为其一侧与列导线14接触，另一侧与轨道22接触。在该实施 例中，第二行导线12和轨道22之间的触点被示出为与沟道20和轨 道22之间的界面重叠。可选地，触点可以是不重叠的，而是在触点 之间采用更大的间隔。第一行导线10 (在截面图中示出)环绕沟道 20。在第一行导线10和沟道20之间提供绝缘层30，来用作栅极绝 缘。第二行导线12 (在截面图中示出)具有与轨道22的触点(在与 存取晶体管对的沟道的触点之间)。在实施例中，触点和第二行导线 可以为在单个步骤中沉积的同一材料。在列导线14、第一行导线10 和轨道22之间提供绝缘层(未特别地表示出来)。优选地，各种组 件的水平尺寸和水平间隔与考虑到导电性和所需位置的绝缘的制造 技术所允许的尺寸一样小，或接近这些尺寸。以同样方式来选择垂直 厚度和间隔。
除了在轨道22和第二行导线12之间提供了触点的位置之外， 还在轨道22和第二行导线12之间提供了绝缘层(未明确示出)。在 实施例中，除了在轨道22和第二行导线12之间提供了触点的位置之 外，还可在轨道22和第二行导线12之间提供绝缘层。类似地，在第 一行导线10的邻近对、第二行导线12的邻近对和邻近轨道22之间 提供绝缘材料，例如在已经限定(例如，通过刻蚀)导线或轨道之后， 通过沉积这种绝缘材料，或者通过限定绝缘材料中的导线或轨道的间 隔(例如，通过刻蚀)以及在限定的间隔中沉积导线/轨道。可将列 导线14实现为半导体衬底中的扩散区，不同的扩散区是由电流阻挡 区分开的；可选地，列导线14可由沉积在任何类型的衬底上的导线 来限定。
在实施例中，沟道20是由Si构成的。优选地，在第一行导线 IO和列导线14之间的沟道中或在该沟道和这些导线之间的界面提供Ge薄层。该Ge层有助于增大存取晶体管160的击穿电压，从而提 高了最大可用操作电压。例如，代替Ge，还可以使用硅化物。轨道 22可由SisN4或Si02构成，其用作反熔丝材料，但是，还可以使用 其它合适的熔丝材料、相变材料的反熔丝材料。这些材料本身是已知 的。制造垂直晶体管和导线层的技术本身也是已知的，因此对于这些， 将不给予详细的描述。
图3b示出了可替换的结构。在图3b中，向轨道22和沟道20 之间的每个存取晶体管提供了中间导电区域32 (例如多晶硅)。在 水平方向上，轨道22和第二行导线12之间的触点至少与轨道22和 中间导电区域32之间的界面部分地重叠。因此，能轻易地实现用于 编程目的的高电场强度。通过将形成其漏极的那部分沟道20变宽可 实现同样的效果，超过此高度，沟道20会穿过第一行导线10。应该 注意，轨道22不需要从一个晶体管到另一个晶体管连续地连接，该 轨道可以在沟道上和/或邻近沟道20之间的位置处中断。在可替换实 施例中，可以根本就不形成轨道22材料的图案，其实际上可以是在 第二行导线12和中间导电区域32之间的一大片电阻材料。而且，应 该注意，在图3a的实施例中，在水平方向上，轨道22和第二行导线 12之间的触点至少与沟道20部分地重叠。
在操作过程中，在邻近被选行的第二行导线12和那个列导线14 之间施加电压差，通过测量通过列导线14的电流来执行读操作，采 用被选行的第一行导线IO来将被选行中的存取晶体管160切换为导 通状态，而将其它行中的存取晶体管160切换为未导通状态。
图4示出了读操作期间的电压。迹线40， 41分别示出了被选行 和未被选行的第一行导线IO上的电压。迹线42， 43分别示出了被选 的第二行导线12上和未被选的第二行导线12上的电压。迹线44示 出了列导线14上的电压。列导线14上的电压基本上等于未被选的第 二行导线12上的电压。被选行和未被选行的第一行导线IO上的电压 与列导线上的电压之间的电压差分别使得被选行中和未被选行中的 存取晶体管160切换为导通状态和未导通状态。迹线45， 46示出了 流经列导线14的电流，对于这些列，电阻存储元件162 (或电阻存储元件164，无论哪种，均耦接在被选的第二行导线12之间)和存 取晶体管160代表了各个不同的数值。
应该注意，这组电压使电流通过电阻存储元件162， 164在被选 的第二行导线12和与其邻近的第二行导线12之间流动。该电流不干 扰列导线电流，但是它将增加功耗。在另一实施例中，将被施加在被 选的第二行导线12上的相同电压施加在被选的第二行导线12的一侧 (与导通的存取晶体管160的行远离的一侧)的所有的第二行导线 12上。这降低了额外的电流。类似地，将相同的电压(基本上等于 列导线14上的电压)施加在被选的第二行导线12的另一侧上的所有 的第二行导线12上。当然，如果施加的电压不是基本上相同的，则 只要在所述一侧上的第二行导线12上的电压高于另一侧上的电压， 就能降低额外的电流。虽然所有电压被示为同时升高和降低，但是应 该理解，实际上可以使用不同的相对时序。
写操作与读操作部分相似。使用第一行导线10，将单元16的行
中的存取晶体管160切换至导通状态，并且将电压施加在必须写入数 据的电阻存储元件162或164的第二行导线12上。单元16 (其中必 须写入第一数据值)的基于数据(可选地，为基于列地址)的列导线 14的第一列导线被驱动为低电压电平。然而，与读操作相反，列导 线14的第二列导线(剩余导线)被驱动为较髙电平，以阻止写入。 将高于在读操作期间电压的电压施加在数据必须被写入的电阻存储 元件162或164的第二行导线12上。这个较高的电压如此高，使得 与列导线14的第一导线之间的电压差足够用来在电阻存储元件162 或164的电阻上产生半不可逆效应(半不可逆效应意味着在读期间的 后续电阻与之前的电阻不同，并且至少在读操作期间不会变回之前电 阻；在此"电阻"指的是在读期间流过的电流值)。列导线14的第 二导线(剩余导线)上的较高电平通过防止足够的电压差形成来阻止 写入，禾n/或阻止存取晶体管160被切换到导通状态。
根据熔丝材料、反熔丝材料或相变材料是否被用于电阻存储元 件162， 164，写操作可以不同。
图5示出了熔丝材料在写操作期间的电压。在熔丝材料的情况下，低电阻值被永久地变为较高的电阻值。电压在性质上与在读操作
期间使用的电压类似。将较高的电压54a施加在没有数据要被写入的 列的列导线14上，该较高的电压大于被施加在数据要被写入的列的 列导线14上的电压54b。而且，对被选的第二行导线12上的电压52 进行选择，使得在被选的第二行导线12和列导线14之间，在数据被 写入时能实现比在读出数据期间的更高的电压差。
通常，应该阻止邻近的第二行导线之间电压差太大，从而使 在存储单元16的两个电阻元件162， 164上形成足够的电压差，以影 响电阻的不可逆变化。例如，当未被选的第二行导线12被驱动到与 没有数据被写入的列导线上的相同电压时，这可以通过保证在被选行 的第二行导线上的电压小于烧断熔丝所需电压的二倍来实现。
对于未被选的第二行导线12上的电压，存在多种选择。例如， 可将所有其它的第二行导线12驱动至中间电平53，其与被选的第二 行导线12上的电压52 (太小以至于不能影响可逆变化)存在一定距 离。在这种情况下，在被选的第二行导线12上，可以使用较高的写 电压。可选地，可以将所有的第二行导线12 (除了在被选的第一行 导线10的同侧上的被选第二行导线12以外)驱动至于被选的第二行 导线12相同的电压。这节省了功率。类似地，可以将所有的第二行 导线12 (相对于被选的行导线，在被选的第一行导线10的相对侧) 驱动至相同电压(例如中间电压)。
烧断反熔丝材料的操作(产生从高电阻到低电阻的永久变化) 需要更加小心，这是因为存在着风险通过烧断的反熔丝的电流在不 期望的行上会引起写入。首先，对在被选的第一行导线IO上的电压 进行讨论，以及什么被称为其伴生第二行导线12，相对于被选的第 二行导线，伴生第二行导线为在被选的第一行导线IO的相对侧上的 第二行导线12。
图5a示出了被选的第二行导线12上的电压电平V1和伴生第二 行导线12上的电压电平V2。为了参考目的，还示出了其中必须写入 数据的列的列导线14上的电压CC。而且，虚线示出了与Vl距离为 VT的电压电平。VT是电阻存储元件162， 164上烧断反熔丝所需的最小电压降。
迹线58， 59示出了存取晶体管160的漏极上的电压，其分别对 应于漏极和伴生第二行导线12之间的电阻存储元件162,164己经被 烧断和还未被烧断的情况。在该图中，假设了当导线上的电压保持恒 定时，存取晶体管160被切换到导通状态。可以看出，在烧断的反熔 丝的情况下，漏极电压58最初(当存取晶体管160没有处于未导通 状态时)接近伴生第二行导线12上的电压V2，这是因为相关的电阻 存储元件162， 164具有低电阻。在未烧断反熔丝的情况下，漏极电 压58最初处于被选的第二行导线12和伴生的第二行导线12上的电 压V1和V2之间，这是因为相关的电阻存储元件162， 164均具有高 电阻。
将伴生第二行导线12上的电压V2选择为接近被选的第二行导 线12上的电压Vl，从而当存取晶体管160还没有处于未导通状态时， 出现不可逆变化。
当存取晶体管160被切换至导通状态时，迹线58， 59中的电压 均下降。当漏极和伴生第二行导线之间的邻近电阻存储元件162, 164 较早烧断时，电压降DV最小。对电压、存取晶体管和电阻存储元件 162， 164进行设计，从而电压降DV使漏极电压下降至V1-VT之下， 以便在邻近的电阻存储元件162， 164具有低电阻值(较早已经烧断) 的情况下，烧断反熔丝。
应该理解，这表示在邻近的电阻存储元件162， 164没有被烧断 时，也将出现烧断。为了保证邻近的电阻存储元件162， 164不会偶 然烧断，使伴生第二行导线12上的电压V2不要大于最大值，该最 大值会使VT超出邻近的电阻存储元件162， 164。在一个示例中， 这可通过采用下式来实现
V1-C02* (V2-CC)禾卩2* (V1-CC) 〉VT和(V2-VCC) < VT。 然而，应该注意还可以使用其它电压值来避免偶然的写入。
在此，己经假设了V1、 V2和CC总是相同的。然而，如果"伴 生"存储单元未被编程，或当所有的"伴生"存储单元均已被编程时， 当然可以使用不同的V1、 V2和CC。这可能有助于电压的选择。当然，还应该小心的是，与未被选的行中的存取晶体管162连
接的电阻存储元件162， 164不发生写入。对于这种情况下的熔丝， 这可由以下方式实现使被选的第二行导线12的一侧上的第二行导 线12上的电压均等于被选的第二行导线12上的电压，以及使另一侧 上的电压等于伴生的第二行导线12上的电压，或者使所有在其它的 第二行导线12上的电压等于伴生第二行导线12上的电压。
如果电阻存储元件162， 164为以下类型允许半永久电阻从低 电阻到高电阻，然后从高电阻至低电阻反复地变化，诸如表现相变或 迟滞的材料，那么，可以采用两种类型的写入(熔丝或反熔丝)。可 选地，然而，可以为所有的列，通过在横跨一对邻近的第二行导线上 施加足够大的电压差来同时实现这些类型写入中的一种(例如反熔丝 写入)，以便"擦除"存储单元16的行中的电阻存储元件162， 164
的内容。
图6示出了存储电路。存储电路包括如前所述的矩阵60、行选 择电路62和列电路64。行选择电路62被耦接至矩阵60的第一和第 二行导线10， 12。在实施例中，列电路64包含读电路，可选地包含 与矩阵60的列导线14耦接的写电路。
行选择电路62具有行地址输入端、读电压输入端、写电压输入 端和读、写控制输入端。列电路64具有读/写控制输入端，以及可选 地还具有列地址输入端。数据处理电路66具有至少与行选择电路62 耦接的地址输出端、与列选择电路64耦接的读数据输出端(后者可 与读输入端结合)。
在读操作期间，行选择电路62将电压施加至如上所述的第一和 第二行导线10， 12，行选择电路62根据接收到的地址来确定被选的 第一和第二行导线IO， 12。在读操作期间，列电路64感测通过列导 线14的电流，并且用与这些电流对应的数据值进行决策。通常，选 择二进制数据值(l或0)，但是，在高级的实施例中，可以采用对 应于不同电流范围的多于两个数字数据值之间的选择。
当写操作被支持时，行选择电路62将电压施加至如上所述的第 一和第二行导线10， 12。在读操作期间，列电路64分别将基于数据的列导线14驱动至写或非写电压。写操作的细节取决于所采用的电 阻存储元件的类型。在熔丝或反熔丝的情况下，其有能力施加电压， 以烧断(反)熔丝。在相变材料的情况下，有必要采用本身已知的技 术来施加波形(例如，慢降或突降)，使材料处于被选的状态。可选 地，执行分离的擦除操作，其中一行存储元件进入相同的状态，然后 进行写操作，其中该行的被选列进入不同的状态。作为另一选择，可以使用具有迟滞效应的电阻存储元件162， 164。这种元件是众所周知的。具有迟滞效应的元件显示出了一种电 阻，该电阻取决于最后所施加的大电压的符号。当采用迟滞效应时， 可以施加负脉冲，其中列导线14上的电压被增加到高于第二行导线 12上的电压，以便在横跨电阻存储元件162， 164上施加反向电压。虽然，己经描述了特定实施例，但是应该理解，替换是可行的。 例如，在一个实施例中，可以"上下翻转"地实现电路，其中第二行 导线12在衬底中，列导线14在顶部。作为另一示例，可以采用相反 导电类型的晶体管(与上述示例中的电压差相比，其具有相反极性的 电压差)。
权利要求
1.一种电子电路，其包括存储矩阵(60)，该存储矩阵包括存储单元(16)的行和列，所述矩阵(60)包括用于每一行的第一行导线(10)、用于连续重叠的邻近的行对的第二行导线(12)和用于每一列的列导线(14)，每个所述的存储单元(16)均包括存取晶体管(160)、节点(166)和第一和第二电阻存储元件(162，164)，所述存取晶体管(160)具有与所述存储单元(16)的行的第一行导线(10)耦接的控制电极、耦接在所述存储元件(160)的列的列导线(14)和所述节点(166)之间的主电流沟道，所述第一和第二电阻存储元件(162，164)被耦接在所述节点(166)和所述存储单元所属的行对的第二行导线(12)之间。
2. 根据权利要求1所述的电子电路，其中所述存取晶体管(160) 被实现为垂直晶体管，所述主电流沟道(20)横向延伸至第一和第二 行导线(10， 12)和列导线(14)，与第一行导线(10)交叉，从而 所述第一行导线用作所述存取晶体管(160)的栅极电极，所述列导 线(14)和所述第二行导线(12)中的每一根均处于所述第一行导线(10)的彼此相对侧上的对应的平面内，包括电阻存储材料的一个区 域或多个区域(22)处于所述主电流沟道(20)和所述第二行导线(12) 之间。
3. 根据权利要求2所述的电子电路，其中所述列导线(14)包 括半导体衬底中的各个平行的掺杂区域，在该半导体衬底上沉积了所 述电路的剩余部分。
4. 根据权利要求2所述的电子电路，其中所述第二行导线(12) 包括在半导体衬底中的各个平行的掺杂区域，在该半导体衬底上沉积 了所述电路的剩余部分。
5. 根据权利要求2所述的电子电路，其包括在各个主电流沟道(20)和包括电阻存储材料的一个或多个区域(22)之间的中间导电 区(32)，该中间导电区(32)至少在列方向上比所述主电流沟道(20)宽。
6. 根据权利要求1的电子电路，其包括被耦接至所述第一和第 二行导线(10， 12)和所述列导线(14)的读电路(64， 62)，该读 电路(64， 62)用于通过以下方式对存储单元(160)的行进行读取-将选择电压电平驱动至所述行中的被选行的第一行导线(10) 上，并且将非选择电压电平驱动至所述行中的剩余行的第一行导线 (10)上；-将彼此不同的第一和第二电压分别驱动至所述行中的被选行的彼此相对侧上的全部第二行导线上；-对流经至少一根所述列导线(14)的电流进行测量。
7. 根据权利要求1所述的电子电路，其包括被耦接至所述第一 和第二行导线(10， 12)和所述列导线(14)的写电路(62， 64)， 该写电路(62， 64)用于通过以下方式对存储单元(160)的被选行 中的电阻存储元件(162， 164)进行写入-将选择电压电平驱动至所述被选行的第一行导线(10)上，并 且将非选择电压电平驱动至所述行中的剩余行的第一行导线(10)上；-将彼此不同的第一和第二电压分别驱动至与所述被选行中的 存储单元(160)的第一和第二电阻存储元件耦接的第二行导线(12) 上；-将基于数据的电压驱动至所述列导线(14)。
8. 根据权利要求1所述的电子电路，其包括与第一和第二行导 线(10， 12)耦接的行选择电路(62)，通过在与被选行中的存储单 元(16)的第一和第二电阻存储元件(162， 164)耦接的第二行导线(10， 12)之间施加电压差，该行选择电路(62)从被选行中的存储单元的第一和第二电阻存储元件(160)擦除信息。
9. 根据权利要求1所述的电子电路，其中所述第一和第二电阻存储元件(162， 164)包括熔丝材料或反熔丝材料，在所述电阻存储 元件上施加高于阈值电压的电压之后，所述熔丝材料或反熔丝材料显 示出了电阻的不可逆变化。
10. 根据权利要求1所述的电子电路，其中所述第一和第二电阻 存储元件(162， 164)包括相变材料，所述相变材料显示出了一种电 阻，该电阻取决于施加在所述电阻存储元件上的写入波形。
11. 根据权利要求1所述的电子电路，其中所述第一和第二电阻 存储元件(162， 164)包括具有迟滞特性的材料，所述具有迟滞特性 的材料显示出了一种电阻，该电阻取决于施加在所述电阻存储元件上 的最后写入电压的符号。
全文摘要
一种电子电路，其包括存储矩阵(60)，该存储矩阵具有存储单元(16)的行和列。向每个行提供第一行导线(10，12)。向连续重叠的邻近的行对提供第二行导线(12)。向每列提供列导线(14)。每个存储单元(16)包括存取晶体管(160)、节点(166)和第一和第二电阻存储元件(162，164)。存取晶体管(160)优选地是垂直晶体管，其具有与存储单元(16)的行的第一行导线(10)耦接的控制电极、在存储单元(160)的列的列导线(14)和节点(166)之间耦接的主电流沟道。第一和第二电阻存储元件(162，164)被耦接在节点(166)和存储单元所属的行对的第二行导线(12)之间。
文档编号G11C16/02GK101322195SQ200680045696
公开日2008年12月10日 申请日期2006年12月4日 优先权日2005年12月7日
发明者安德烈·米希里特斯基, 尼古拉斯·兰贝特, 皮埃尔·H·武尔莱, 维克多·M·G·范阿赫特 申请人:Nxp股份有限公司