专利名称：存储设备的制作方法
技术领域：
本发明涉及存储设备，特别是涉及一种接口可选择的存储设备。
背景技术：
存储设备可以用于储存各种数据和信息，其可以通过串行接口或并行接 口与主机(例如，计算机、单片机等)连接，即主机与存储设备采用串行或 并行的方式传输数据。存储设备采用串行接口的优点在于可使芯片封装小型 化和降低封装成本，采用并行接口的优点在于传输速度快。
一种具有串行接口的存储设备如申请号为200510116445.7的中国发明专 利申请所述，其是采用4线式串行接口 ，即串行外设接口 ( SPI ， Serial Peripheral Interface )进行存取。另夕卜，申请号为200520023499.4的中国实用新型专利所 述的"汉语拼音识读器"中，存有数字化汉语拼音字母形体信息的存储器是 通过并行接口与单片机系统连接。
但是，上述的存储设备都只采用了一种接口，与存储设备连接的主机必 须具有与存储设备的接口兼容的接口，也就是说，只有串行接口的主机不能 直接连接采用并行接口的存储设备，只有并行接口的主机不能直接连接采用 串行接口的存储设备。因此，在设计时，需要考虑选择与主机的接口相同的 存储设备，或者增加接口转换电路，来实现主机与存储设备的连接。
发明内容
本发明解决的问题是，提供一种通用的存储设备，可以适用于具有不同 4妻口的主才几。
为解决上述问题，本发明提供一种存储设备，包括存储阵列；至少两
4个接口控制电路；接口选择信号输入端，用于接收接口选择信号，与所述接 口选择信号对应的接口控制电路与所述存储阵列连通，所述接口控制电路输 出的地址作为所述存储阵列的地址输入，所述存储阵列输出的对应于所述地
址的数据通过所述接口控制电路输出。
可选的，所述对应于所述接口选择信号的接口控制电路输出的数据作为
所述存储阵列的数据输入。
可选的，所述存储设备还包括
接口控制信号产生单元，根据接口选择信号，产生对应于各个接口控制 电路的接口控制信号；
至少两个接口传输电路，在所述接口控制信号的控制下，实现所述对应 于接口选择信号的接口控制电路与所述存储阵列的连通。
可选的，所述接口传输电路包括对应连接接口控制电路的接口地址信 号端和存储阵列的地址信号端的地址开关元件，对应连接接口控制电路的接 口数据信号端和存储阵列的数据信号端的数据开关元件，所述地址开关元件 和数据开关元件由接口控制信号控制。
可选的，所述接口控制电路与对应的接口传输电路构成接口单元。
可选的，所述存储设备还包括地址和数据选择单元，在所述接口选择 信号的控制下，实现所述对应于接口选择信号的接口控制电路与所述存储阵 列的连通。
可选的，所述地址和数据选择单元包括对应连接存储阵列的地址信号 端和各个控制电路的接口地址信号端的地址选择开关，对应连接存储阵列的 数据信号端和各个接口控制电路的接口数据信号端的数据选择开关，所述地 址选择开关和数据选择开关由接口选择信号控制。
可选的，所述一个接口控制电路的接口地址信号端与另一个接口控制电 路的接口地址信号端共用引脚。可选的，所述一个接口控制电路的接口数据信号端与另 一个接口控制电 路的接口数据信号端共用引脚。
与现有技术相比，上述技术方案在存储设备中设置多个接口控制电路， 通过接口选择信号选择对应的主机与存储设备连接的接口控制电路。这样无 论主机具有串行接口还是并行接P ，所述的存储设备都可以与主机直接连接， 因此，上述技术方案所述的存储设备具有通用性，应用范围广。
另外，接口选择信号输入端可以与主机连4妄，主才几可以通过设置接口选 择信号选择与存储设备的数据传输方式，这样的应用方式可以使主机与存储 设备的数据传输更具灵活性。
图l是本发明第一实施例的存储设备的基本结构示意图； 图2是图1所示的存储设备的具体结构示意图； 图3是本发明第二实施例的存储设备的具体结构示意图； 图4是本发明第三实施例的存储设备的具体结构示意图； 图5是本发明第四实施例的存储设备的基本结构示意图。
具体实施例方式
本发明实施方式在存储设备中设置多个接口 ，通过接口选择信号选择选 择对应的主机与存储设备连接的接口 。
本发明实施方式的存储设备包括存储阵列；至少两个接口控制电路； 接口选择信号输入端，用于接收接口选择信号，与所述接口选择信号对应的 接口控制电路与所述存储阵列连通，所述接口控制电路输出的地址作为所述 存储阵列的地址输入，所述存储阵列输出的对应于所述地址的数据通过所述 接口控制电路输出。
下面结合附图和实施例对本发明实施方式做详细的说明。第一实施例
图1为本实施例的存储设备的基本结构示意图，所示的存储设备包括 用于接收接口选择信号SW的接口选择信号输入端、接口控制信号产生单元 11、 SPI单元12、并行接口单元13、地址锁存器14、数据锁存器15、存储阵 列16。本实施例中，存储阵列16为只读存储器，其用于储存汉字字库，主机 通过存储设备的SPI单元12或并行接口单元13访问存储阵列16。
接口选择信号输入端接收的接口选择信号SW，用于确定存储设备与主机 的接口连接方式。本实施例中，存储设备可以选用SPI方式与主机连接，也 可以选用并行4妄口方式与主机连接。由于存储设备包括两个不同的接口 ，因 此只需要1位接口选择信号SW就可以确定选择哪个接口，例如，在接口选 择信号SW为O时，选择SPI;在接口选择信号SW为1时，选择并行接口。 在实际应用中，接口选择信号SW可以固定连接电压电源或接地，以确定存 储设备与主机的接口连接方式；接口选择信号SW也可以与主机连接，由主 机根据要选择的接口连接方式来设定接口选择信号SW。
接口控制信号产生单元11,根据输入的接口选择信号SW,产生分别对 应控制SPI单元12、并行接口单元13的SPI控制信号SEN、并行接口控制信 号PEN。接口控制信号产生单元11使SPI控制信号SEN和并行接口控制信 号PEN中只有一个信号为有效的信号，本实施例中，设定有效的信号为1, 若SPI控制信号SEN为1,则并行接口控制信号PEN为0;若SPI控制信号 SEN为O,则并行接口控制信号PEN为1,也就是说，SPI控制信号SEN和 并行接口控制信号PEN互为反相信号。
SPI单元12，由接口控制信号产生单元11输出的SPI控制信号SEN控制， 将串行输入信号端SI输入的地址通过地址信号端ADR
输出，将数据信 号端DATA
的数据通过串行输出信号端SO输出。
并行接口单元13,由接口控制信号产生单元11输出的并行接口控制信号PEN控制，将并行地址信号端A
输入的地址通过地址信号端ADR
输出，将数据信号端DATA
的数据通过并行数据信号端DQ
输出。 请继续参考图2，其是图1所示存储设备的一个具体结构示意图。 接口控制信号产生单元11,包括两个串接的反相器111、 112,反相器111 的输入为接口选择信号SW、输出为SPI控制信号SEN,反相器112的输出为 并行接口控制信号PEN。
SPI单元12,包括SPI控制电路121、 SPI传输电路122。 SPI控制电路121,根据SPI片选信号CS、时钟输入信号SCLK,将串行 输入信号端SI输入的串行地址转换成并行地址，并通过SPI地址信号端 SADR
并行输出；将并行输入的SPI数据信号端SDATA
的并行数据 转换成串行数据，并通过串行输出信号端SO串行输出。SPI控制电路121为 本领域技术人员所熟知的电路，在此即不展开说明。
SPI传输电路122,由SPI控制信号SEN控制SPI地址信号端SADR
与地址信号端ADR
的信号传输，以及数据信号端DATA
与SPI数 据信号端SDATA
的信号传输。当SPI控制信号SEN为有效的信号时(在 本实施例中，SEN=1), SPI地址信号端SADR
的信号传输到地址信号端 ADR
,数据信号端DATA
的信号传输到SPI数据信号端 SDATA
。例如，图2所示的SPI传输电路122包括多个地址开关元件和 数据开关元件，本实施例中，地址信号为19位，因此有19个地址开关元件 ASW0 ASW18，数据信号为16位，因此有16个数据开关元件DSWO ~ DSW15，每个开关元件都是由SPI控制信号SEN控制，当SPI控制信号SEN 为1时，开关元件关闭，SPI地址信号端SADR
与地址信号端ADR
连通，SPI数据信号端SDATA
与数据信号端DATA
连通；当SPI 控制信号SEN为O时，开关元件打开，SPI地址信号端SADR
与地址信 号端ADR
断开连接，SPI数据信号端SDATA
与数据信号端
8DATA
断开连接。
并行接口单元13，包括并行接口控制电路131、并行接口传输电路132。
并行接口控制电路131，根据并行接口片选信号CE、输出使能信号OE 和写使能信号WE，将并行地址信号端A
输入的地址通过并行4妄口地址 信号端PADR
输出，将并行接口数据信号端PDATA
输入的数据通 过并行数据信号端DQ
输出。并行接口控制电路131为本领域技术人员 所熟知的电路，在此即不展开说明。
并行接口传输电路132，由并行接口控制信号PEN控制并行接口地址信 号端PADR
与地址信号端ADR
的信号传输，以及数据信号端 DATA
与并行接口数据信号端PDATA
的信号传输。当并行接口控制 信号PEN为有效的信号时(在本实施例中，PEN=1)，并行接口地址信号端 PADR
的信号传输到地址信号端ADR
,数据信号端DATA
的 信号传输到并行接口数据信号端PDATA
。图2所示的并行接口传输电路 132与SPI传输电路122的结构基本相同，区别在于开关元件的控制信号不同， 并行接口传输电路132的各个开关元件都是由并行接口控制信号PEN控制， 当并行接口控制信号PEN为1时，开关元件关闭，并行接口地址信号端 PADR
与地址信号端ADR
连通，并行接口数据信号端PDATA
与数据信号端DATA
连通；当并行接口控制信号PEN为0时，开关元件 打开，并行接口地址信号端PADR
与地址信号端ADR
断开连接， 并行接口数据信号端PDATA
与数据信号端DATA
断开连4妻。
地址锁存器14，将SPI单元12的SPI传输电路122或并行接口单元13 的并行接口传输电路132的地址信号端ADR
输出的地址信号锁存，并提 供给存储阵列16。
数据锁存器15，将存储阵列16输出的对应于地址信号的数据信号锁存， 并将锁存的数据信号提供给SPI单元12的SPI传输电路122或并行接口单元13的并行接口传输电路132的数据信号端DATA
。
当接口选择信号SW为0时，主机通过SPI单元12访问存储设备，SPI 控制信号SEN为l,并行接口控制信号PEN为0。主机通过串行输入信号端 SI将所要访问的存储阵列16的地址串行输入到SPI控制电路121， SPI控制 电路121的SPI地址信号端SADR
并行输出要访问的存储阵列16的地
连接到SPI地址信号端SADR
;存储阵列16中对应于要访问的地址的数 据被读出，输出到SPI传输电路122的数据信号端DATA
,数据信号端 DATA
连接到SPI数据信号端SDATA
; SPI控制电路121将SPI数 据信号端SDATA
的数据通过串行输出信号端SO传送给主机。
当接口选择信号SW为1时，主机通过并行接口单元13访问存储设备， SPI控制信号SEN为0,并行接口控制信号PEN为1。主机通过并行地址信 号端A
将所要访问的存储阵列16的地址并行输入到并行接口控制电路 131，并行接口控制电路131的并行接口地址信号端PADR
并行输出要访 问的存储阵列16的地址；存储阵列16的地址信号端通过并行接口传输电路 132的地址信号端ADR
连接到并行接口地址信号端PADR
;存储阵 列16中对应于要访问的地址的数据被读出，输出到并行接口传输电路132的 数据信号端DATA
,数据信号端DATA
连接到并行接口数据信号端 PDATA
;并行接口控制电路131将并行4妄口数据信号端PDATA
的 数据通过并行数据信号端DQ
传送给主机。
需要说明的是，本实施例是以存储阵列16为只读存储器，主机可以通过 SPI或并行接口读取存储阵列16为例进行说明的，实际上，存储阵列16也可 以为可读写存储器，主机不仅可以通过SPI或并行接口对存储阵列16进行读 操作，同样也可以通过SPI或并行接口对存储阵列16进行写操作。其中，读 操作如上所述，写操作中将地址送入存储阵列16如上所述，将数据送入存储阵列16如下所述SPI控制电路121将串行输入信号端SI串行输入的数据通 过SPI数据信号端SDATA
并行输出；在SPI控制信号SEN为1时，SPI 传输电路122将SPI数据信号端SDATA
的数据信号输出到数据信号端 DATA
。并行接口控制电路131将并行数据信号端DQ
并行输入的 数据通过并行接口it据信号端PDATA
输出；在并行接口控制信号PEN 为1时，并行接口传输电路132将并行接口数据信号端PDATA
的数据信 号输出到数据信号端DATA
。
另外，本实施例中，SPI单元12的SPI片选信号CS、时钟输入信号SCLK、 串行输入信号SI、串行输出信号SO分别与并行接口单元13的并行接口片选 信号CE、写使能信号WE、并行地址信号AO、并行数据信号DQO共用引脚， 这样可以减少存储设备的芯片封装引脚，节省封装面积。 第二实施例
图3是本实施例的存储设备的具体结构示意图，本实施例与图2所示的 存储设备的区别在于
本实施例的存储设备的SPI传输电路122、并行接口传输电路132和SPI 控制电路121、并行接口控制电路131没有集合在SPI单元12、并行接口单 元13中，而是分开设置。
另外，本实施例中，SPI单元120的SPI片选信号CS、时钟输入信号SCLK、 串行输入信号SI、串行输出信号SO也没有与并行接口单元130的并行接口 片选信号CE、写使能信号WE、并行地址信号AO、并行数据信号DQO共用 引脚。
第三实施例
图4是本实施例的存储设备的具体结构示意图，本实施例与图3所示的 存储设备的区别在于图3所示的接口控制信号产生单元11、 SPI传输单元 122、并行接口传输单元132被图4所示的地址和数据选择单元17所替代。
ii地址和数据选择单元17，由接口选择信号SW选择地址信号端ADR
与对应的SPI地址信号端SADR
或并行接口地址信号端PADR
的信 号传输；由接口选择信号SW选择数据信号端DATA
与对应的SPI数据 信号端SDATA
或并行接口数据信号端PDATA
的传输。
如图4所示，地址和数据选择单元17,包括19个地址选择开关SWAO ~ SWA18和16个数据选择开关SWD0-SWD15,每个选择开关都是由接口选 择信号SW控制，本实施例中，当接口选择信号SW为时，地址选择开关 SWAO ~ SWA18将SPI地址信号端SADR
与地址信号端ADR
连通， 数据选择开关SWDO ~ SWD15将SPI数据信号端SDATA
与数据信号端 DATA
连接；当接口选择信号SW为1时，地址选择开关SWA0 SWA18 将并行接口地址信号端PADR
与地址信号端ADR
连通，数据选择 开关SWD0-SWD15将并行接口数据信号端PDATA
与数据信号端 DATA
连通。
本实施例的结构相较于图3来说，减少了电路元件的个数，简化了电路 设计。
第四实施例
图5是本实施例的存储设备的基本结构示意图，本实施例与图1所示的 存储设备的区别在于本实施例的存储设备还包括第三个接口，即内部集成 电路总线(I2C， Inter-Integrated Circuit)单元18。由于存储设备包括三个不 同的接口 ，因此需要2位接口选择信号SWO、 SW1就可以确定选择哪个接口 ， 例如，在接口选择信号SWO为0、 SW1为0时，选择SPI;在接口选择信号 SWO为0、 SW1为1时，选择并行接口；在4妻口选择信号SWO为1、 SW1为 0时，选择I2C。
接口控制信号产生单元110,根据输入的接口选4奪信号SWO、 SW1，产 生分别对应控制SPI单元12、并行接口单元13、 12C单元18的SPI控制信号SEN、并行接口控制信号PEN、 I2C控制信号正N。接口控制信号产生单元 11使SPI控制信号SEN、并行接口控制信号PEN、 12C控制信号IEN中只有 一个信号为有效的信号，本实施例中，设定有效的信号为1，在接口选4H言号 SWO为0、 SW1为0时，SPI控制信号SEN为1,并行接口控制信号PEN和 I2C控制信号IEN为0;在接口选择信号SWO为0、 SW1为1时，并行接口 控制信号PEN为1 ， SPI控制信号SEN和I2C控制信号IEN为0;在接口选 择信号SWO为1、 SWl为0时，I2C控制信号正N为1, SPI控制信号SEN 和并行接口控制信号PEN为0;在接口选择信号SWO为1、 SWl为1时，SPI 控制信号SEN、并行接口控制信号PEN和I2C控制信号正N为0。
I2C单元18包括I2C控制电路和I2C传输电路(未图示)，I2C控制电路 为本领域技术人员所熟知的电路，在此即不展开说明，12C传输电路与SPI传 输电路122、并行接口传输电路132的结构基本相同，区别在于开关元件的控 制信号不同，I2C传输电路的各个开关元件是由I2C控制信号IEN控制。
综上所述，上述技术方案将多种接口结合，即在存储设备中设置多个接 口控制电路，通过接口选择信号选择对应的主机与存储设备连接的接口控制 电路。这样无论主机具有串行接口还是并行接口，所述的存储设备都可以与 主机直接连接，因此，上述的存储设备具有通用性，应用范围广。
另外，接口选择信号输入端可以与主机连接，主机可以通过设置接口选 择信号选择与存储设备的数据传输方式，这样的应用方式可以使主机与存储 设备的数据传输更具灵活性。
本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何 本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和 修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。
权利要求
1. 一种存储设备，包括存储阵列，其特征在于，还包括至少两个接口控制电路；接口选择信号输入端，用于接收接口选择信号，与所述接口选择信号对应的接口控制电路与所述存储阵列连通，所述接口控制电路输出的地址作为所述存储阵列的地址输入，所述存储阵列输出的对应于所述地址的数据通过所述接口控制电路输出。
2. 根据权利要求1所述的存储设备，其特征在于，所述对应于所述接口选 择信号的接口控制电路输出的数据作为所述存储阵列的数据输入。
3. 根据权利要求1或2所述的存储设备，其特征在于，还包括 接口控制信号产生单元，根据接口选择信号，产生对应于各个接口控制电路的接口控制信号；至少两个接口传输电路，在所述接口控制信号的控制下，实现所述对应 于接口选择信号的接口控制电路与所述存储阵列的连通。
4. 根据权利要求3所述的接口选择电路，其特征在于，所述接口传输电路 包括对应连接接口控制电路的接口地址信号端和存储阵列的地址信号端的 地址开关元件，对应连接接口控制电路的接口数据信号端和存储阵列的数据 信号端的数据开关元件，所述地址开关元件和数据开关元件由接口控制信号 控制。
5. 根据权利要求3所述的存储设备，其特征在于，所述接口控制电路与对 应的接口传输电路构成接口单元。
6. 根据权利要求1或2所述的存储设备，其特征在于，还包括地址和数 据选择单元，在所述接口选择信号的控制下，实现所述对应于接口选择信号 的接口控制电路与所述存储阵列的连通。
7. 根据权利要求6所述的存储设备，其特征在于，所述地址和数据选择单 元包括对应连接存储阵列的地址信号端和各个控制电路的接口地址信号端的地址选择开关，对应连接存储阵列的数据信号端和各个接口控制电路的接 口数据信号端的数据选择开关，所述地址选择开关和数据选择开关由接口选 择信号控制。 '
8. 根据权利要求1所述的存储设备，其特征在于，所述一个接口控制电路的接口地址信号端与另 一个接口控制电路的接口地址信号端共用引脚。
9. 根据权利要求1或8所述的存储设备，其特征在于，所述一个接口控制 电路的接口数据信号端与另 一个接口控制电路的接口数据信号端共用引脚。
全文摘要
一种存储设备，包括存储阵列，至少两个接口控制电路，用于接收接口选择信号的接口选择信号输入端，与所述接口选择信号对应的接口控制电路与所述存储阵列连通，所述接口控制电路输出的地址作为所述存储阵列的地址输入，所述存储阵列输出的对应于所述地址的数据通过所述接口控制电路输出。无论主机具有串行接口还是并行接口，所述的存储设备都可以与主机直接连接，因此，本发明所公开的存储设备具有通用性，应用范围广。
文档编号G11C7/10GK101499312SQ20081003327
公开日2009年8月5日 申请日期2008年1月30日 优先权日2008年1月30日
发明者林 施 申请人:上海慧翰信息技术有限公司