包含反噪声发生器的半导体存储器件及其控制方法

专利名称：包含反噪声发生器的半导体存储器件及其控制方法
技术领域：
本发明涉及一种包括反噪声发生器(counter noise generator)的半
导体存储器件及其控制方法。
背景技术：
DRAM (动态随机存取存储器)包括互补位线，其与字线垂直 布置；存储单元，其以矩阵形式布置在字线和互补位线的交叉处。
图9示出了相关的DRAM 900的示意构造图的一个示例。DRAM 900包括布置有多个存储单元的存储单元区(911、 912...、 91m)、读 出放大器区(921、 922...92m) 、 HVDD电源930 (输出电压VDD/2) 和缓冲电路940。通过公共数据线Dbus，写入到存储单元的数据从缓 冲电路940穿过读出放大器区(921、 922...92m)中的每个被传输到存 储区(911、 912...、 91m)。
图10示出了存储单元区911和读出放大器区921的电路构造图的 一个示例。如图10所示，存储单元区911包括与位线BT或BN连接 的存储单元1011、 1012、 ...、 101n。在该说明书中，正和反的互补位 线对BT和BN将被称作BT/BN。读出放大器区921包括均衡器1021、 读出放大器1022和列选择器1023。均衡器1021将互补位线对BT/BN 的电压设置为VDD/2，读出放大器1022将互补位线对BT/BN的电势 差放大，列选择器1023连接互补位线对BT/BN和公共数据线DBus(正 /反)。
每个存储单元包括栅晶体管(gate transistor)和电容器。例如，在 存储单元1011中，栅晶体管Trl包括栅极，其连接到字线WL1;漏
极和源极中的一个，其连接到位线BT1;漏极和源极中的另一个，其
通过单元节点(cell node) SN1连接到电容器CI的一端。电容器CI 的另一端连接到HVDD电源930。其它的存储单元也具有与上述相同 的构造。
现在，我们考虑其中保持在存储单元1011中的数据"H"被重写 为"L"的情况作为例子。首先，字线WL1的字选择信号被升压，以 导通栅晶体管Trl。因此，单元节点SN1和位线BT通过栅晶体管Trl 连接。接着，互补位线对BT/BN的电势差被读出放大器1022放大。然 后，列选择器1023通过列选择信号Y而导通，用于写入的L电平(接 地电势GND)从缓冲电路940通过公共数据线DBus (正)传输到位线 BT。
由于缓冲电路940和读出放大器1022之间的放大器的能力存在差 异，因此位线BT的电势从H电平转换为L电平。因此，单元节点SN1 的电势处于L电平(接地电势GND)，且电容器Cl将电荷释放到位 线侧。简言之，电荷流入电容器C1的相对板(counter plate)，从而电 流从HVDD电源930被提供到电容器Cl。随后，字线WL1的字选择 信号降压，从而使栅晶体管Trl截止。单元节点SN1和位线BT不连 接，从而完成将数据写入到存储单元1011。此时，保持在存储单元1011 中的数据为"L"。当保持在存储单元1011中的数据"L"被重写为"H" 时，上述操作的电势将被颠倒。
如上所述，当保持在存储单元中的数据被重写时，每个存储单元 的单元节点的电压波动。随后，电流流入通过电容器与单元节点电容 耦合的HVDD电源930，或者从HVDD电源930提供电流。因此，产 生对抗HVDD电源930的噪声电流。
另一方面，近年来，其中将诸如控制器的逻辑部分和DRAM部分 (在下文中称为eDRAM:嵌入式DRAM)安装在一个芯片中的诸如
LSI (大规模集成)系统的半导体器件已经变得普及。由于如上所述 eDRAM和逻辑部分混合地安装在芯片上，因此对控制器和eDRAM之 间的接口几乎没有限制，且可以实现功率节省操作。因此，存在为了 执行高速的数据传输，增加控制器和eDRAM之间的I/Os的数量的趋 势。在一些情况下， 一次存取的I/Os的数量等于或大于256位。当例 如，I/Os的数量是256位时，其被表示为"x256位"，这意味着256 (正和反一共512条)条公共数据线DBus (正/反)。
然而，因为LSI系统的总芯片面积受限，所以难以使DRAM部分 (eDRAM)更大。因此，尽管存在在控制器和DRAM之间一次存取的 I/Os的数量如上所述已经增大的事实，eDRAM的尺寸也不可以变大。 换言之，在存储器的存取的过程中，其中数据被重写的存储单元的数 量与其中数据没有被重写的存储单元的数量的比率增加了。
如图9和图10所示，HVDD电源930连接到DRAM 900的所有
存储单元的电容器。当一次存取存储单元的I/Os的数量小时，其中数 据没有被重写的存储单元的电容器和HVDD电源930之间的寄生电容 对于噪声电流是足够大的，因此，即使当HVDD电源930的能力不很 高时也不出现问题。然而，当数据其中被重写的存储单元的数量与其 中数据没有被重写的存储单元的数量的比率大时，在如上所述的单元 节点中造成由于将数据从H电平重写为L电平导致的电压波动，作为 示例，可以忽略由HVDD电源930上的电压波动产生的噪声电流的影 响。由于噪声电流使HVDD电源930的输出电压波动，因此，与HVDD 电源930连接的所有电容器的相对板中的单元节点受影响。这会造成 保持在存储单元的电容器中的数据的质量劣化。
另外，由于近年来制造工艺已经被小型化，电源电压VDD和为 VDD/2的基准电压HVDD已经减小。因此，上述的噪声更加影响己经 降低的输出基准电压的HVDD电源。
为了克服这个问题，提高响应速度或者增大稳定电容器的数量对
于去除HVDD电源的波纹而言将是有效的。然而，为了增加稳定电容 器的数量，需要增大去耦电容器的面积。另外，为了提高响应速度， 需要增强HVDD电源中的电压确定电路的响应，这样就增大了电压确 定电路的放大器的功耗。因此，半导体存储器件中所需的面积或半导 体存储器件的功耗增加，这造成了不利的效果。
第2002-184173号日本未审的专利申请公开中公开了一种能够降 低单元板电压线上的耦合噪声的技术。在该技术中，存储阵列包括主 单元和虚拟单元(dummy cell)，写入到主单元的数据的反演数据 (inversion data)被写入到虚拟单元。然而，根据该技术，根据数据在 写入之前会进一步地产生噪声。
如上所述，根据相关技术中的半导体存储器件，由于当保持在存 储单元中的数据被重写时产生的单元节点的电压波动导致与单元节点 的电容器的相对板电容耦合的基准电压电源中产生噪声电流，这样使 得基准电压电源的输出电压不稳定。

发明内容
根据本发明一方面的半导体存储器件包括基准电压源，其与包 括在存储器中的单元的电容连接；缓冲电路，其保持将被写入到单元 中的数据；反噪声发生器，其根据保持在缓冲电路中的数据向基准电 压源输出反噪声电流，所述反噪声电流抵消由重写单元中的数据产生 的噪声电流。
根据本发明的半导体存储器件，可以通过来自反噪声发生器的反 噪声电流，来抵消当数据被写入存储单元时由于电容器的相对板的电 压波动产生的噪声电流，由此可以减小噪声电流对基准电压电源的影响。
根据本发明的半导体存储器件，可以减小当保持在存储单元中的 数据被重写时由于单元节点相对于基准电压电源的电压波动产生的噪 声电流，由此可以使基准电压电源的输出电压稳定。


从下面结合附图的对某些优选实施例的描述中，本发明的以上和 其它目的、优点和特征将更清楚，在附图中
图1示出了根据第一实施例的半导体存储器件的电路构造的一个
示例；
图2示出了根据第一实施例的半导体存储器件的读出放大器区和 存储单元区的电路构造的一个示例；
图3A至图3C示出了根据第一实施例的半导体存储器件中的存储 单元中写入的数据的模式的示例；
图4示出了根据第一实施例的半导体存储器件的操作的时序图的 一个示例；
图5示出了根据第一实施例的半导体存储器件的操作的时序图的 一个示例；
图6示出了根据第二实施例的半导体存储器件的操作的时序图的 一个示例；
图7示出了根据第二实施例的半导体存储器件的操作的时序图的 一个示例；
图8示出了表示根据第二实施例的半导体存储器件中的缓冲电路 中的反噪声电流和被写入的数据之间的关系的表的一个示例；
图9示出了根据相关技术的半导体存储器件的电路构造的一个示 例；以及
图IO示出了根据相关技术的半导体存储器件的存储单元区和读出 放大器区的电路构造的一个示例。
具体实施例方式
现在将在此参照说明性的实施例来描述本发明。本领域的技术人
员将认识到，利用本发明的教导可以实现许多可选的实施例，且本发 明不限于为了说明目的而示出的实施例。
第一实施例
现在将参照附图来详细描述应用了本发明的第一实施例。第一实
施例是一个本发明应用于DRAM的实施例。
图1示出了 DRAM 100的示意构造图的一个示例。DRAM 100包 括其中布置有多个存储单元的存储单元区111、 112...、 llm;读出 放大器区121、 122...、 12m; HVDD电源130，其具有VDD/2的输出 电压；缓冲电路140 (广义的缓冲电路)；以及反噪声发生器150。写 入到存储单元的数据通过公共数据线DBus (正/反)被从缓冲电路140 穿过读出放大器区(121、 122...、 12m)中的每个传输到存储区(111、 112...、 11m)。当例如，I/Os的数量是"x256位"时，意味着有256 条公共数据线DBus (正/反)或512条具有正和反的线。
图2示出了作为存储单元区和读出放大器区的一个示例的存储单 元区111和读出放大器区121的电路构造图。如图2所示，存储单元 区111包括与位线BT或BN连接的存储单元21K 212...、 21n。读出 放大器区121包括均衡器221、读出放大器222和列选择器223。
存储单元211、 212...、 21n分别包括栅晶体管Trl、 Tr2...、 Trn 和电容器Cl、 C2...、 Cn。例如，在存储单元区lll中，栅晶体管Trl 包括栅极，其连接到字线WL1;漏极和源极中的一个，其连接到位 线BT;漏极和源极中的另一个，其通过单元节点SN1连接到电容器 Cl的一端。当栅晶体管Trl导通时，比电源电压高的VPP被作为字选 择信号施加到字线WL1。另一方面，当栅晶体管Trl截止时，施加比 地电压低的VKK。电容器CI的另一端连接到HVDD电源130。存储 单元212...、 21n还具有与如上所述的类似的构造。 一些诸如存储单元 212的存储单元连接到位线BN。
均衡器221根据均衡器控制信号PDL将互补位线对BT/BN的电 压充至VDD/2。
读出放大器222连接到互补位线BT、 BN。读出放大器222根据 读出放大器控制信号SE来放大互补位线BT和BN的电势差，并输出
该放大结果。
列选择器223根据列选择信号Y来连接互补位线对BT/BN和公共 数据线DBus (正/反)。
如图2所示，在本实施例中，为了简便起见，存储单元沿着行方 向布置成n行，并且沿着列方向布置成一行。然而，也可以增加沿着 列方向的存储单元的数量，使得存储单元布置成矩阵形式。在该情况 下，在每个列单元中选择多个存储单元的列选择器的数量与传输每个 存储单元的信息的互补位线对对应的均衡器和读出放大器的数量需要 根据存储单元的数量被增加。存储单元区112、 ...、 llm和读出放大器 区122..... 12m也具有相同的构造。
HVDD电源130 (广义的基准电压电源)输出电压(VDD/2)作 为基准电压，其中，输出电压(VDD/2)是电源电压VDD大小的一半， 且HVDD电源130通过节点八1、八2...、八11连接到存储单元211、212...、 21n中的每个的电容器Cl、 C2...、 Cn。当存储单元的单元节点低于该 电压时，存储单元保持数据"L"(这意味着单元节点的电势是L电平)。 另一方面，当存储单元的单元节点高于该电压时，存储单元保持数据 "II"(这意味着单元节点的电势为H电平)。存储单元区112、...、 llm和读出放大器区122...、 12m也具有如上所述的相同构造。
缓冲电路140暂时保持了要通过公共数据线传输到存储单元的写 入数据。缓冲电路140进一步根据写入控制信号WRITE将保持在其中
的写入数据输出到公共数据线，并驱动公共数据线和位线。
反噪声发生器150布置在如图l所示的连接读出放大器(121...、 12m)的公共数据线和缓冲电路140之间。如图2所示，HVDD电源 130和电容器C1、 C2...、 Cn通过存储单元区111中的节点Al、 A2...、 An连接。反噪声发生器150输出通过将单元节点的电压波动产生的噪 声电流的相位反转得到的电流作为反噪声电流，其中，单元节点的电 压波动是由于将数据重写入存储单元导致的。另外，利用保持在缓冲 电路140中的写入数据，来确定从反噪声发生器150输出的反噪声电 流的电流量。
现在，将简要描述存储单元中的数据写入模式。数据可以从H电 平到L电平地写入到存储单元中，或者从L电平到H电平地写入到存 储单元中，如图3A所示。可选择地，数据可以从H电平被重新写为H 电平地，或者可以从L电平被重新写为L电平地，如图3B所示。另外， 在读取存储单元中保持的数据的同时，还进行用于补偿降低的电荷的 写操作，如图3C所示。还可通过DRAM的刷新操作来进行重写入操 作；在这种情况下，写入模式与图3B所示的相同。图3中的WORD 表示字线选择信号，SE表示读出放大器控制信号，Y表示列选择信号。
当如图3B所示数据从H电平被重写为H电平或者从L电平被重 写为L电平时，电压的一部分波动。然而，在这种情况下，单元节点 的电压电平没有被反转。因此，没有产生传输到电容器的相对板的噪 声电流。由于在预定周期(cycle)中出现的刷新操作与图3B所示的相 同，因此没有产生噪声电流。另外，在读取如图3C所示的存储单元中 保持的数据的操作中，单元节点的电压电平也不会反转；因此，几乎 没有产生传输到电容器的相对板的噪声电流。
与图3B和图3C相反，在图3A的模式中，通过将数据写入存储 单元造成了单元节点的电压波动，这样就如相关技术中所描述地对 HVDD电源产生了噪声电流。因此，在其中反噪声发生器150输出通 过将噪声电流的相位反转得到的电流作为反噪声电流的写入模式不限 于图3A所示的情况。下文中，只有图3A所示的模式中的操作将被称 作"重写"，从而将其与"写"操作区分开，其中，"写"操作包括 在如图3B和图3C所示的模式中写入没有电压电平波动的数据。注意 的是，该"写"操作也包括图3A的模式。
然而，当例如，在DRAM 100中同时地在两个不同的存储单元中 执行如图3A所示的从H电平到L电平和从L电平到H电平的重写操 作时，由于噪声电流具有彼此不同的相位，因此产生的噪声电流相互 抵消。因此，从反噪声发生器150输出的反噪声电流的电流量被如下 地确定。首先，将保持在存储单元中的数据与保持在缓冲电路140中 的写入数据进行比较。随后，经历从H电平重写为L电平的存储单元 的数量和经历从L电平重写为H电平的存储单元的数量被确定且计算 出两者之差。然后，基于计算出的值来确定反噪声电流的电流量。
现在，由将一个存储单元中的数据从H电平重写为L电平而产生 的噪声电流被设置为。为了抵消噪声电流，从反噪声发生 器150提供到HVDD电源130的电流量被设置为反噪声电流"+ l"。 因此，反噪声电流"+2"是抵消将数据从H电平重写为L电平而产生 的两个存储单元的噪声电流"-2"的反噪声电流的电流量。
另一方面，由将一个存储单元中的数据从L电平重写为H电平而 产生的噪声电流被设置为"+ l"。因此，为了抵消噪声电流"+l"， 由反噪声发生器150从HVDD电源130吸收的电流量被设置为反噪声 电流"-1"。
现在，我们考虑，例如，其中数据被从H电平重写为L电平的存 储单元的数量是"6"(产生噪声电流"-6")且数据被从L电平重写 为H电平的存储单元的数量是"2"(产生噪声电流"+2")的情况。
在这种情况下，噪声电流的差是"-4"，因此，反噪声发生器150向 HVDD电源130提供反噪声电流的电流量"+4"。
我们还考虑另一示例，在该示例中，数据被从H电平重写为L电 平的存储单元的数量是"1"(产生噪声电流"-l")且数据被从L电 平重写为H电平的存储单元的数量是"7"(产生噪声电流"+7")。 在这种情况下，噪声电流的差是"+6"。因此，在该情况下的反噪声 发生器150从HVDD电源130吸收作为反噪声电流的电流量"-6"。
现在参照示出了图2中的电路的时序图的图4，描述操作。描述将 针对其中保持在存储单元211中的"L"数据(单元节点SN1的电压处 于L电平(GND))且保持数据被重写为"H"(单元节点SN1的电 压处于L电平(VDD))的情况展开。图4所示的重写模式对应于图 3A所示的从L电平到H电平的重写模式。
首先，如图4所示，在时间tl之前，字线WL1的字选择信号WORD 处于L电平，存储单元211的栅晶体管Trl处于截止状态。因此，电 容器Cl和位线BT不连接。因此，单元节点SN1的电压处于L电平 (GND)。通过均衡器221将位线BT的电压充至VDD/2。公共位线 对DBus (正/反)的电势被充至H电平(VDD)。
接着，在时间tl至t2，字线WL1的字选择信号WORD被升压。 随后，存储单元211的栅晶体管Trl导通，电容器C1和位线BT连接。 然后，电流从位线BT流到电容器C1，从而增大了单元节点SN1的电 势。另一方面，位线BT的电势从VDD/2开始降低。
接着，在时间t2至t3，读出放大器控制信号SE被升压，从而读 出放大器222开始操作。因此，互补位线对BT/BN的电势差被放大。 因此，位线BT的电势进一步降低至GND。另外，BN的电势增大为 VDD。单元节点SN1的电势进一步降低。
在时间t3至t4，列选择信号Y被升压，列选择器223的栅晶体管 导通。因此，互补位线对BT/BN和公共位线对DBus (正/反)连接。 此时，位线BT的电势是GND，从而公共位线DBus(正)的电势降低。 另一方面，公共位线DBus(反)的电势保持在VDD。当公共位线DBus (正)的电势降低时，意味着保持在存储单元211中的数据处于L电 平，并且信息被暂时存储在反噪声发生器150中。
在时间t4至t5，写控制信号WRITE被升压，从缓冲电路140输 出写入数据。因此，公共位线DBus(正)处于H电平(VDD)且DBus (反)处于L电平(GND)。因此，公共位线DBus (正)的H电平 (VDD)被传输到位线BT。由于在缓冲电路140和读出放大器222之 间的放大器的能力上存在差异，因此位线BT的电势从L电平(GND) 反转为H电平(VDD)。另外，单元节点SN1的电势也增大，从而被 反转为H电平(VDD)，并且电荷从单元节点SN1侧被充入到电容器 Cl中。同时，输出到公共位线DBus的数据由反噪声发生器150来接 收，从而将该数据与t3至t4时间里存储的信息进行比较。更具体来说， 将表示从缓冲电路140输出的公共位线DBus (True)处于H电平的信 息与表示在t3至t4时间里存储在存储单元211中的保持数据处于L电 平的信息进行比较。反噪声发生器150确定存储单元211中的数据被 实际地重写入。
现在我们考虑其中缓冲电路140向公共位线DBus (正)输出L电 平(GND)，所述公共位线DBus (正)是如图3B所示从L电平到L 电平的写入模式的情况。在这种情况下，将表示在t3至t4时间里在存 储单元中存储的保持数据处于L电平的信息与表示从缓冲电路140输 出的公共位线DBus (正)处于L电平的信息进行比较。然后，反噪声 发生器150确定没有执行在存储单元211中的数据"重写"。
在时间t5至t6，字选择信号WORD降压。因此，存储单元211
的栅晶体管Td再次截止，电容器C1和位线BT不连接。同时，读出 放大器控制信号SE和列选择信号Y降压，读出放大器222和列选择器 223停止操作。因此，单元节点SN1的电势保持在L电平(GND)， 并且存储单元211保持L电平的数据。
在时间t6之后，均衡器控制信号PDL升压，均衡器221开始操作。 因此，通过均衡器221将互补位线对BT/BN充电，从而电压再次变成 VDD/2 。公共位线对DBus (正/反)也被充电，从而电压再次变成VDD 。 然后，完成保持在存储单元211中的数据从"L"到"H"的重写。
在完成存储单元中的数据的重写之后，例如，基于时间t4和t5之 间得到的信息，在时间t5或t6，反噪声发生器150向HVDD电源130 输出反噪声电流"-l"。因此，反噪声发生器150吸收噪声电流。反噪 声发生器150输出反噪声电流的时间不必须限定为上述的重写操作周 期。这是因为产生噪声电流的时间取决于每个存储单元、HVDD电源 130和反噪声发生器150的电容器之中的连线的寄生电容，或者所述连 线的电阻。因此，在一些电路构造中，反噪声发生器150输出反噪声 电流的时间可能不是上述的接收操作周期，而是下一周期的时间或下 一周期的周期。然而，如果该时间太晚，则HVDD电源130的电势会 波动。当在下一周期或在下一周期的周期中输出反噪声电流时，由于 通过反噪声发生器150来产生反噪声电流的所需的等待时间，导致重 写操作的一个周期没有过长。因此，DRAM的操作速度没有降低很多。
图5示出了其中"H"数据保持在存储单元211中且单元节点SN1 的电压处于H电平(VDD)的状态改变成其中保持数据被重写为"L" 数据且单元节点SN1的电压改变成L电平(GND)的状态的情况的时 序图。在该情况下，只有图4的描述中的单元节点SN1的电势的关系 被反转；因此，将省略对操作的描述。然而，在时间t3至t4，公共位 线DBus (正)的电势保持H电平(VDD)。因此，当公共位线DBus (正)的电势没有改变时，意味着保持在存储单元211中的数据处于H
电平。因此，该信息被存储在反噪声发生器150中，和图4所示的操
作的描述一样。因此，例如，基于在时间t4至t5确定的存储单元的数 据被从"H"重写为"L"的信息，在时间t5或t6执行重写之后，反噪 声发生器150向HVDD电源130输出反噪声电流"+ l"。简言之，反 噪声发生器150提供电流。
虽然只有图2中的存储单元区111和读出放大器区121的重写操 作被作为本发明的操作描述，但是在图1所示的DRAM IOO的整个电 路中实际地执行重写了操作。存在多种如图3A和图3B所示的写入数 据的模式。因此，反噪声发生器150将在时间t3至t4从图l所示的每
个存储单元区111.....llm得到的存储单元中的保持数据的信息与在
时间t4至t5输出到公共位线DBus的缓冲电路140的输出数据进行比 较，以确定是否每个存储单元都"重写"数据。另外，确定每个存储 单元中的数据的"重写"操作是从L电平到H电平或者是从H电平到 L电平。此外，确定从L电平到H电平的数据重写的数量和从H电平 到L电平的数据重写的数量之差。然后根据该差输出反噪声电流的电 流量到HVDD电源130。更具体来说，当其中数据被从H电平重写为 L电平的存储单元的数量为"10"(产生噪声电流"-10")和其中数 据被从L电平重写为H电平的存储单元的数量为"2"(产生噪声电流 "+2")时，反噪声发生器150向HVDD电源130提供反噪声电流的 电流量"+8"。
在相关技术中，当例如在图4中的时间t3至t4中通过在DRAM 100 中将存储单元的数据重写来反转每个单元节点的电势时，由于单元节
点的电压改变导致噪声电流对HVDD电压源产生影响，并且该噪声电 流需要被HVDD电压源130吸收或提供，这增加了电源的负担。另一 方面，在根据本发明的第一实施例中，由重写存储单元的数据而产生 的噪声电流的吸收或提供由反噪声发生器150来执行。因此，可以抵 消对HVDD电压源130产生负担的噪声电流。因此，没有对HVDD电 压源130产生负担，由此HVDD电压源130可以稳定地提供作为输出
电压的基准电压HVDD。
第二实施例
将参照附图详细描述应用了本发明的第二实施例。与第一实施例 一样，第二实施例是将本发明应用于DRAM的实施例。除了只从保持 在缓冲电路140中的写入数据计算出反噪声发生器150输出的反噪声 电流的电流量之外，第二实施例中的构造与第一实施例中的构造基本 相同。因此，电路构造与第一实施例中描述的图1和图2中的电路构 造相同。在第二实施例中，将只描述与第一实施例不同的部分，将省 略对电路构造等的描述。
图6示出了表示第二实施例中的图2的电路操作的时序图。现在， 将描述其中"L"数据被保持在存储单元211中(单元节点SN1的电压 处于L电平(GND))且数据被重写为"H"(单元节点SN1的电压处于 H电平(VDD))的情况。
首先，在时间tl之前，如图6所示，字线WL1的字选择信号WORD 处于L电平。因此，存储单元211的栅晶体管Trl处于截止状态，并 且电容器C1和位线BT不连接。此时，单元节点SN1的电压处于L电 平(GND)。通过均衡器221将位线BT的电压充至VDD/2。公共位 线对DBus (正/反)的电势被充至H电平(VDD)。
接着，在时间tl至t2，字线WL1的字选择信号WORD升压。因 此，存储单元211的栅晶体管Trl导通，电容器C1和位线BT连接。 因此，电流从位线BT流向电容器C1，这就增加了单元节点SN1的电 势。另一方面，位线BT的电势从VDD/2开始降低。
接着，在时间t2至t3，读出放大器控制信号SE升压，读出放大 器222开始操作。因此，互补位线对BT/BN的电势差被放大。因此， 位线BT的电势降低至GND，位线BN的电势增大至VDD。单元节点SN1的电势也降低。
接着，在时间t3至t4，列选择信号Y升压，列选择器的栅晶体管 导通。因此，互补位线对BT/BN和公共位线对DBus (正/反)连接。 从缓冲电路140输出的写入数据被输出到公共位线对DBus (正/反)， 并且公共位线DBus (正)的电势处于H电平(VDD) ， DBus (反) 的电势处于L电平(GND)。因此，公共位线DBus (正)的H电平
(VDD)被传输到位线BT。由于缓冲电路140和读出放大器222之间 的放大器的能力存在差异，因此位线BT的电势从L电平(GND)反 转为H电平(VDD)。单元节点SN1的电势也增加并反转为H电平
(VDD)，从而从单元节点SN1侧，电荷充入存储单元211的电容器 Cl。
接着，在时间t4至t5，字选择信号WORD降压。因此，存储单 元211的栅晶体管Trl也再次截止，从而电容器C1和位线BT不连接。 同时，读出放大器控制信号SE和列选择信号Y降压，从而读出放大器 222和列选择器223停止操作。因此，单元节点SN1的电势保持处于H 电平(VDD)，并且存储单元211保持"H"电平数据。
接着，在时间t5之后，均衡器控制信号PDL升压，均衡器221 开始操作。因此，通过均衡器221将互补位线对BT和BN充电，使得 电压再次变为VDD/2。由此完成对保持在存储单元211中的数据的重写。
图7示出了其中"H"数据保持在存储单元211中且单元节点SN1 的电压处于H电平(VDD)的状态改变为其中数据被重写为"L"且单 元节点SN1的电压变为L电平(GND)的状态的情况的时序图。在该 情况下，只是图6的描述中的单元节点SN1的电势的关系等被反转， 因此将省略对操作的描述。
与第一实施例相同，只有图2中的存储单元区111和读出放大器 区121的重写操作被作为根据本发明的操作而描述。然而，在图1所
示的DRAM 100的整个电路中真实地执行了重写操作。因此，例如， 在数据被写入到存储单元之前，或者在时间t3之前，反噪声发生器150 预先读取保持在缓冲电路140中的所有写入数据。然后，得到写入数 据中的"H"数据的数量和"L"数据的数量之差。反噪声发生器150 进一步计算出该差的1/2的值。另外，反噪声发生器150认为产生了与 计算结果的值对应的电流噪声，并例如，在时间t4至t5的重写操作之 后输出与计算结果的值对应的反噪声电流。
反噪声发生器150输出反噪声电流的时间可以不是如上所述的重 写操作周期，而可以是与第一实施例相同的下一周期的时间。在这种 情况下，重写操作的周期没有过长，这意味着DRAM的操作速度没有 劣化。
现在，图8示出了确定从反噪声发生器150输出的反噪声电流的 电流量的方法的示例。在图8中，1/0s的数量是"x8位"。例如，当 如图8 (a)所示处于H电平的写入数据的数量是"7"且处于L电平 的写入数据的数量是"1"时，差是"+6"且其1/2的值是"+3"。因 此，反噪声发生器150认为产生了 "+3"的噪声电流，并向HVDD电 源130输出反噪声电流"-3"。因此，反噪声发生器150从HVDD电 源130吸收电流。
当如图8 (b)所示处于L电平的写入数据的数目是"4"且处于H 电平的写入数据的数量是"4"时，差为"0"，这意味着反噪声电流 没有从反噪声发生器150输出。
另外，当如图8 (c)所示处于H电平的写入数据的数量是"2" 且处于L电平的写入数据的数量是"6"时，差是"-4"且其1/2的值 是"-2"。因此，反噪声发生器150认为产生了 "-2"的噪声电流，并
向HVDD电源130输出反噪声电流"+2"。因此，反噪声发生器150 向HVDD电源130提供电流。
现在，将描述为什么将处于H电平的写入数据的数量和处于L电 平的写入数据的数量之差设置为除以2的原因。在根据第二实施例确 定反噪声电流的电流量的方法中，与第一实施例不同，在数据写入之 前保持的存储单元的数据没有被采用，而是只采用了保持在缓冲电路 140中的写入数据。这不意味着，只有其中数据实际被从H电平重写 为L电平或者从L电平重写为H电平的模式在存储单元中被关注。简 言之，确定的是，当写入模式包括了其中数据被从H电平写为H电平 或者被从L电平写为L电平的写入模式时，产生了噪声电流。
作为示例，将对图8 (d)所示的情况进行描述。在图8 (d)所示 的情况中，缓冲电路140中的写入数据的数量不包括"H"数据而包括 8个"L"数据。就此，当在执行写入之前保持在存储单元中的所有数 据为"L"时，不执行实际的数据"重写"操作。然而，也是在这种情 况下，反噪声电流"-4"从反噪声发生器150输出到HVDD电源130。 因此，在如该示例的一些情况下，从反噪声发生器150输出的反噪声 电流可以是对抗HVDD电源130的噪声。
虽然相对产生的噪声电流的反噪声电流的电流量的精度有一定程 度地降低，但是考虑到以上情况，根据保持在缓冲电路140中的处于H 电平的写入数据的数量和处于L电平的写入数据的数量之差的1/2的 值，从反噪声发生器150输出了反噪声电流的电流量。因此，在根据 第二实施例的DRAM中，在除了没有实际执行上述的数据的"重写" 操作的极端情况之外的大多数情况下通过反噪声发生器150输出的 反噪声电流，噪声电流被减半，从而使HVDD电源130的输出电压稳 定。
如上所述，仅从保持在缓冲电路140中的写入数据上判断，使反
噪声发生器150确定了反噪声电流的量。因此，从反噪声发生器150 提供的反噪声电流的量的精度有一定程度的降低。然而，如第一实施 例中的图3中所示，可以向公共数据线DBus输出存储单元中保持的数 据，并通过反噪声发生器150来消除接收数据的操作的时间段(图3 中的时间t3至t4)。另外，在图3中的时间t4至t5，由反噪声发生器 150接收缓冲电路140输出的写入数据的操作和该操作的等待时间也可 以被消除。因此，与第一实施例中的DRAM相比，在第二实施例中， 操作速度没有降低。
此外，诸如在时间t3至t4之前存储由反噪声发生器150接收的存 储单元的数据和在上述的图3中的时间t4至t5，从缓冲电路140输出 的写入数据的cash的电路结构，不需要被提供在反噪声发生器150中。 因此，可以形成比第一实施例更简化的反噪声发生器150的电路。
注意的是，本发明不限于以上的实施例，而是可以在本发明的范 围内适当改变。例如，根据本发明，可以在诸如系统LSI的eRAM中 产生显著的效果，其中，在eRAM中，DRAM和控制器等混合地安装。 然而，本发明可以应用于与控制器分开制备的DRAM芯片。另外，虽 然本发明采用HVDD (VDD/2)作为存储单元的单元节点的基准电压， 但是电压电平不是必须是HVDD。例如，在近来的DRAM中，基准电 压可以是VDD/2-a，该值是略低于VDD/2的位，用于增强保持特性。 在这种情况下，本发明的反噪声发生器应用于VDD/2-a通路。另外， 例如，基准电压可以是接地电压GND (OV)。
此外，虽然在第二实施例中处于H电平的写入数据的数量和处于 L电平的写入数据的数量之间的差的1/2的值被用作反噪声电流量，但 是考虑到将被处理的数据或DRAM电路构造等，该值可以是除了"l/2" 之外的值。
另夕卜，虽然栅晶体管Trl、…、Trn中的每个由如图2所示的NMOS
晶体管形成，但是其也可以由PMOS晶体管形成。在这种情况下，施
加到字线WL1.....WLn的字选择信号以L电平(VKK)导通存储单
元的栅晶体管，并以H电平(VPP)截止存储单元的栅晶体管。
清楚的是，本发明不限于以上实施例，而是在不脱离本发明的范 围和精神的情况下可以进行更改和变化。
权利要求
1. 一种半导体存储器件，包括基准电压源，所述基准电压源与包括在存储器中的单元的电容连接；缓冲电路，所述缓冲电路保持将被写入到所述单元中的数据；以及反噪声发生器，所述反噪声发生器根据保持在所述缓冲电路中的数据向所述基准电压源输出反噪声电流，所述反噪声电流抵消通过重写所述单元中的所述数据产生的噪声电流。
2. 根据权利要求l所述的半导体存储器件，其中，所述基准电压 源的输出电压等于或小于电源电压的一半。
3. 根据权利要求1所述的半导体存储器件，其中，所述半导体存 储器件将保持在所述缓冲电路中的所述数据与在写操作之前在要经历 所述写操作的单元中保持的数据进行比较，并通过比较结果来确定从 所述反噪声发生器输出的反噪声电流的电流量。
4. 根据权利要求1所述的半导体存储器件，其中， 在所述缓冲电路中保持的数据和在写操作之前在要经历所述写操作的单元中保持的数据通过处于H电平和L电平的多个数据来形成， 以及所述半导体存储器件将保持在所述缓冲电路中的所述数据与在所 述写操作之前在要经历写操作的单元中保持的所述数据进行比较，并 根据比较结果来确定从所述反噪声发生器输出的所述反噪声电流的电 流量，其中，所述比较结果是被从H电平重写为L电平的数据的数量 和被从L电平重写为H电平的数据的数量之间的差。
5. 根据权利要求1所述的半导体存储器件，其中，所述半导体存 储器件通过保持在所述缓冲电路中的数据来确定从所述反噪声发生器 输出的所述反噪声电流的电流量。
6. 根据权利要求1所述的半导体存储器件，其中，保持在所述缓冲电路中的所述数据通过处于H电平和L电平的多 个数据来形成；以及所述半导体存储器件根据处于H电平的数据的数量和处于L电平 的数据的数量之间的差的1/2的值，来确定从所述反噪声发生器输出的 所述反噪声电流的电流量。
7. 根据权利要求l所述的半导体存储器件，其中，在对所述单元 执行写入的时间段期间，输出从所述反噪声发生器输出的所述反噪声 电流。
8. 根据权利要求l所述的半导体存储器件，其中，在对所述单元 执行写入的时间段之后，输出从所述反噪声发生器输出的所述反噪声电流。
9. 根据权利要求1所述的半导体存储器件，其中，与所述单元的 电容器连接的栅晶体管是NMOS晶体管。
10. 根据权利要求1所述的半导体存储器件，其中，与所述单元 的电容器连接的栅晶体管是PMOS晶体管。
11. 一种控制半导体存储器件的方法，包括将保持有要被写入到单元中的数据的缓冲电路的数据读取出； 将读取出的所述数据与在写操作之前在要经受所述写操作的单元中保持的数据进行比较；计算出比较结果，其中，所述比较结果是被从H电平重写为L电平的数据的数量和被从L电平重写为H电平的数据的数量之间的差；以及根据所述计算结果，确定从产生反噪声电流的反噪声发生器输出 到基准电压电源的电流量，其中，所述反噪声电流抵消通过在单元中 重写数据而产生的噪声电流。
12. —种控制半导体存储器件的方法，包括 将保持有要被写入到单元中的数据的缓冲电路的数据读取出； 计算被读取出的所述数据中处于H电平的数据的数量和处于L电平的数据的数量之间的差的1/2的值；以及根据所述计算结果，确定从产生反噪声电流的反噪声发生器输出 到基准电压电源的电流量，其中，所述反噪声电流抵消通过在单元中 重写数据而产生的噪声电流。
13. 根据权利要求11所述的控制半导体存储器件的方法，其中， 在对所述单元执行写入的时间段期间输出从所述反噪声发生器输出的 所述反噪声电流。
14. 根据权利要求11所述的控制半导体存储器件的方法，其中， 在对所述单元执行写入的时间段之后输出从所述反噪声发生器输出的 所述反噪声电流。
全文摘要
根据本发明一方面的半导体存储器件，包括基准电压源，其与包括在存储器中的单元的电容连接；缓冲电路，其保持将被写入到单元中的数据；以及反噪声发生器，其根据保持在缓冲电路中的数据向基准电压源输出反噪声电流，所述反噪声电流抵消通过重写单元中的数据产生的噪声电流。
文档编号G11C11/4063GK101388242SQ200810160809
公开日2009年3月18日 申请日期2008年9月16日 优先权日2007年9月13日
发明者高桥弘行 申请人:恩益禧电子股份有限公司