应用于同步动态随机存取内存接口的数据截取及时序漂移侦测的装置及方法

专利名称：应用于同步动态随机存取内存接口的数据截取及时序漂移侦测的装置及方法
技术领域：
本发明涉及内存存取的技术领域，尤其涉及一种应用于同步动态随机存取内存接 口的数据截取及时序漂移侦测的装置及方法。
背景技术：
在计算器系统、微电脑系统、消费性电子及半导体技术的快速发展之下，电子产品 的影音效能有显著的发展，因此来源数据同步的通信接口也有常足的进步，例如DDR，DDR2 和DDR3的同步动态随机存取内存(SDRAM)的存取速度快速提升，同时也提供更高的内存 频宽。同步动态随机存取内存(SDRAM)的存取速度由数年前的数百万赫兹(xMHz)进步到 今日的数十亿万赫兹(xGHz)，故需要更精密的机构、方法及电路来保证数据读取的正确性； 同时需要更完整的方案，来处理跨芯片间的同步控制、时序漂动侦测及调整的机制来确保 系统的稳定和可靠。同步动态随机存取内存(SDRAM)在计算机系统是主要的工作内存，其主要的技术 特征是使用数据来源同步接口(Data Source Synchronous Interface)的通信协议。同步 动态随机存取内存的数据传递主要是通过一共同参考的时钟(clock)信号和数据截取信 号(Data strobe ；DQS)，来完成信号同步化的工作和同步数据的截取及传输的工作。数据截取信号是让数据接收端截取一数据总线(Data bus)上的一组数据的数据 截取控制信号。传统的方法是使用数据接收端内部时钟的时序，将数据截取信号先经过“闸 控电路”(gated circuit)，产生有效的数据截取信号。接下来，将该信号经适当的相位移动 后，由该信号的上升边缘(rising edge)和下降边缘(falling edge)的时序来截取所属的 数据组，一般为八个位的数据总线。对于使用同步动态随机存取内存的系统，必然有一个内存控制器(memory controller)，用于发出或接收同步动态随机存取内存的存取命令和数据。在执行写入 (write)的命令时，内存控制器在发出写入命令后，依据同步动态随机存取内存的接口规 范的时序，输出数组的同步截取信号及同步数据总线的数据至同步动态随机存取内存接口 上，让同步数据有效完成数据写入的动作。在执行读取(read)的命令时，内存控制器在 发出读取命令后，同步动态随机存取内存在数个时钟周期后，会依据同步动态随机存取内 存的接口规范，输出数组的同步数据信号(data bus signal ；DQ)及同步截取信号(data strobe signal)至数据传输接口上给内存控制器。此时内存控制器就会使用同步截取信 号，来截取数据总线上的数据。在同步接口中，因高速的数据传输，必然会有信号时间延迟(Timing Delay)的现 象。时间延迟的原因有晶体管(transistor)操作时间，传输线的传导延迟(propagation/ transition delay)等等。若可以精准的调整和控制数据截取信号和数据总线信号的时 序，就可以将数据来源同步接口的技术应用于非常高速的系统。同时为了尽量减少同步接 口信号的数量，所以在同步动态随机存取内存的数据截取信号和数据总线信号(data bussignal)是双向(bi-directional)设计。同步动态随机存取内存接口的规范中使用数个控制信号，来做同步动态随机存取 内存的存取命令的操作，主要有时钟信号(clock)、行地址存取(RAS)、列地址存取(CAS)、 写入(WE)信号和地址总线(address bus)。以下是一个同步动态随机存取内存的读取命令的基本操作步骤及其接口信号传 递的过程。首先同步动态随机存取内存控制器对同步动态随机存取内存接口，依据规定的 时序发出读取命令。经数个时钟周期后同步动态随机存取内存依据其所参考的时钟信号的 时序(clock phase)，从其芯片管脚输出同步数据信号(data bus signal ；DQ)及数据截取 信号(data strobe signal ；DQS)，通过一印刷电路板(PCB)的传递再到同步动态随机存取 内存控制器芯片的芯片管脚，再到芯片的输出输入接口电路(I/O PAD)，最后到达同步动态 随机存取内存控制器内部的读入数据接收电路。在实际的系统上，需要一个相当精确的时序控制电路以控制数据截取信号的时 序。因数据接收端需预期数据输出端所输出的数据将到达的时间点，以便接收数据。然而， 同步数据信号及数据截取信号，经传输线到达数据接收端的芯片管脚，再经输出输入接口 电路，最后到达数据接收端内部的同步数据接收电路。整个信号的参考的时序时钟信号，是 来自内存控制器所输出的其内部控制器芯片的内部时钟信号，传递到达印刷电路板，再到 同步动态随机存取内存，同步动态随机存取内存将依据该时钟信号的时序，来输出相关同 步数据及同步数据截取信号到同步动态随机存取内存接口上。在实作上，芯片制造方法的特性漂移、印刷电路板的特性、芯片及系统温度、芯片 及系统电压的变化等等，皆会改变和影响传递信号时的延迟时间量，因此信号无法准确到 达同步动态随机存取内存控制器的接收端。尤其，当时序漂移过大时就会导致无法正确截 取数据。所以时序的控制和时序漂移的侦测和调整，在数据来源同步接口是一个相当重要 的技术，以确保高速数据的传递的可靠性。这里所提的芯片，包括同步动态随机存取内存控 制器芯片和同步动态随机存取内存芯片。传统的做法为在数据接收端直接使用闸控(gated/mask)电路的机制以处理数据 截取信号。在这整个系统的数据接收端，是使用内存控制器芯片内部的时钟信号的时序来 预测的数据可能到达的时序点，来对外来的数据截取信号做信号的闸控处理，以产生无突 波(glitch)且安全的数据截取信号。其中最为因难的部分是如何正确预期数据截取信号 的时序，当同步信号接口的操作速度越来越快时，正确预期时序的困难度相对提高很多或 者根本无法正确预测。若同时考虑到可能的信号时序漂移，在使用传统的电路设计时，会因 无法正确的预测数据到达的时序，或因无法有效侦测及调整间控电路的时序，而产生突波 信号至内部的数据截取信号而导致截取到错误的数据。于美国专利第6，940，760号中，使用DQS闸控(gated)电路来处理外来的数据截 取信号(DQS)，以产生无突波且安全的数据截取信号。图1为美国专利第6，940，760号中的 同步动态随机存取内存控制器的方块图。如图1所示，一同步动态随机存取内存接口 46、一 DQS间控电路52连接至同步动态随机存取内存接口 46，以处理数据截取信号。一 DQS延迟 电路54将DQS间控电路52输出的数据截取信号进行相位调整和延迟工作。一读取数据流 装置50连接至DQS迟延电路54，依据相位调整后的数据截取信号以截取数据总线(DQ)的 数据。然而，此种依据同步时钟信号的时序的传输接口，其时钟信号由内存控制器40产生后，经由内存控制器40的输出入驱动电路及其管脚，传递至同步动态随机存取内存接口 46 上，再到电路板的走线上，再经由同步动态随机存取内存的输出入驱动电路和其管脚而进 入同步动态随机存取内存的内部控制电路，最后由同步动态随机存取内存内部控制电路回 复数据及数据截取信号至同步动态随机存取内存接口 46上，此间的时序会产生了相当大 的时序延迟，内存控制器40用内部时钟的时序来产生DQS闸控电路52的控制信号。但此 时读取的数据截取信号，和内存控制器40的内部时钟已有相当的时序延迟和差异。所以使 用此种方法来产生有效的数据截取信号去对数据进行截取是不安全的，且容易产生时序上 的错误，同时整个系统的执行频率会被输出入驱动电路和电路板的信号走线所产生的时间 延迟所限制，而无法使用目前及未来的高速的同步数据传输接口上。因此现有的同步动态 随机存取内存接口的数据截取的方法仍有诸多缺失而有予以改善的必要。

发明内容
本发明的目的主要在于提供一种应用于同步动态随机存取内存接口的数据截取 及时序漂移侦测的装置及方法，其使用同步动态随机存取内存所产生的差分数据截取信号 以截取同步动态随机存取内存所输出的数据，此种方式无需考虑印刷电路板的走线传输及 输出入驱动电路所产生的延迟，可较现有技术更能准确地截取数据，以解决现有技术中因 信号在时序上产生漂移而无法截取到正确数据的困扰。依据本发明的一特点，本发明提出一种应用于同步动态随机存取内存接口的数据 截取及时序漂移侦测的装置，其包含一差分信号至单端信号转换电路、一第一相位延迟电 路及一数据截取电路。该差分信号至单端信号转换电路连接至一同步传输接口，以接收该 同步传输接口所传送的一差分数据截取信号(Differential Data Strobe Signal,DQSand DQS_B)，并转换成一单端数据截取信号(Single-End Data StrobeSignal，SE-DQS)。该第一 相位延迟电路连接至该差分信号至单端信号转换电路，调整该单端数据截取信号，以产生 一经相位延迟后的单端数据截取信号(SE-DQS-DLY)。该数据截取电路连接至该相位延迟电 路，依据该经相位延迟后的单端数据截取信号，以截取该同步传输接口所传送的同步数据。依据本发明的另一特色，本发明提出一种同步动态随机存取内存系统，其包含至 少一个双倍数据传输率同步动态随机存取内存(Double Data Rate 2/3SDRAM)及一内存控 制器。该至少一个双倍数据传输率的同步动态随机存取内存用以暂存数据。该内存控制器 连接至该至少一个双倍数据传输率的同步动态随机存取内存，以存取该至少一个双倍数据 传输率的同步动态随机存取内存。该内存控制器包含一差分信号至单端信号转换电路、一 第一相位延迟电路、及一数据截取电路。该差分信号至单端信号转换电路连接至一双倍数 据传输率的同步动态随机存取内存的传输接口，以接收该双倍数据传输率同步动态随机存 取内存的传输接口上所传送的一差分数据截取信号(DQS and DQS-B)，并转换成一单端数 据截取信号(SE-DQS)。该第一相位延迟电路连接至该差分信号至单端信号转换电路，调整 该单端数据截取信号，以产生一经相位延迟后的单端数据截取信号(SE_DQS_DLY)。该数据 截取电路连接至该相位延迟电路，依据该经相位延迟后的单端数据截取信号，以截取该双 倍数据传输率的同步动态随机存取内存接口上所传送出的同步数据。依据本发明的再一特点，本发明提出一种应用于同步动态随机存取内存接口的数 据截取及时序漂移侦测的方法，其包含(A)将一差动信号转换至一单端信号，其将一同步传输接口所传送的一差分数据截取信号转换成一单端数据截取信号。(B)调整该单端数据 截取信号，以产生一经相位延迟后的单端数据截取信号。(C)依据该经相位延迟后的单端数 据截取信号，以截取该同步传输接口所传送的同步数据。


图1为一现有动态内存控制器的方块图。图2为本发明应用于同步动态随机存取内存接口的数据截取及时序漂移侦测的 装置的方块图。图3为本发明第一相位延迟电路的方块图。图4、图5及图6为本发明信号时序的示意图。图7为本发明应用于同步动态随机存取内存接口的数据截取及时序漂移侦测的 方法的流程图。图8为本发明的装置运用于一同步动态随机存取内存系统的示意图。主要组件符号说明驱动/接收电路46DQS闸控电路52DQS延迟电路54读取数据流装置50差分信号至单端信号转换电路210第一相位延迟电路220数据截取电路230时序漂移侦测电路240同步传输接口 250先进先出缓存器231第二相位延迟电路241时序校准电路243单位信号延迟电路310多任务器320单位延迟控制信号产生装置330步骤(A) (D)步骤(Dl) (D2)同步动态随机存取内存系统800双倍数据传输率同步动态随机存取内存810内存控制器820
具体实施例方式有关本发明的应用于同步动态随机存取内存接口的数据截取及时序漂移侦测的 装置及方法，使用于双倍数据传输率的同步动态随机存取内存接口中，采用同步差分数据 截取信号方式的一种数据截取的数据传输接口的技术。在第二代以后的双重数据同步动 态随机存取内存的规格中，使用同步差分数据截取信号的设计是为减少数据截取信号被干 扰，以有效且安全地截取同步数据总线上的数据。在其所使用的同步差分数据截取信号的 用途是可以使数据截取信号，在从内存控制器芯片和同步动态随机存取内存芯片间传递 时，因使用差分信号的技术，而大大提高信号质量及提高信号的抗干扰的容忍能力，同时也 可大幅提高信号接口的操作速度。图2为本发明的一种应用于同步动态随机存取内存接口的数据截取及时序漂移 侦测的装置200的方块图。该装置200包含一差分信号至单端信号转换电路210、一第一相位延迟电路220、一数据截取电路230、及一时序漂移侦测电路240。该差分信号至单端信号转换电路210连接至一同步传输接口 250，以接收该同步 传输接口 250所传送的一差分数据截取信号，并转换成一单端数据截取信号。该同步传输 接口 250为双倍数据传输率的同步动态随机存取内存的传输接口。该第一相位延迟电路220连接至该差分信号至单端信号转换电路210，调整该单 端数据截取信号，以产生一经相位延迟后的单端数据截取信号。该第一相位延迟电路220 的相位延迟为0度至180度。图3为本发明第一相位延迟电路220的方块图。如图3所示，该第一相位延迟电 路220是由多个单位信号延迟电路(Unit Ddelay Circuitelement) 310及一多任务器320 所构成。该第一相位延迟电路220依据一数据截取信号的相位延迟值(DQS_Delay_ValUe) 以选择单位信号延迟电路(Unit Ddelay Circuitelement) 310的输出，以产生该经相位延 迟后的单端数据截取信号。该数据截取电路230连接至该相位延迟电路220，依据该经相位延迟后的单端数 据截取信号，以截取该同步传输接口 250所传送的同步数据DQ。该数据截取电路230包含 2N个先进先出缓存器(FIFO) 231，以暂存该同步传输接口所传送的数据，当中，N为正整数。该时序漂移侦测电路240是用以侦测并校准该同步传输接口 250的时序和内存控 制芯片内部时序间的漂移量。该时序漂移侦测电路240包含一第二相位延迟电路241及一时序校准电路243。 该第二相位延迟电路241依据一第一预期相位延迟值(DQS_EVD_Delay_Value)，以产生一 时序提前的时钟截取信号(DQS_Early_VD_CLK)，用以侦测使用第一相位延迟电路所产生的 经相位延迟后的单端数据截取信号(SE_DQS_DLY)的时序提前(early timing)事件。同 时，该第二相位延迟电路241依据一第二预期相位延迟值，而产生一时序延迟的时钟截取 信号，用以侦测使用第一相位延迟电路所产生的经相位延迟后的单端数据截取信号的时序 延迟(late timing)事件。图4、图5及图6为本发明的相关信号时序的示意图。如图中所示，使用时序提前 的时钟截取信号(DQS_Early_VD_CLK)的正边缘(rising-edge)时，用以截取经相位延迟后 的单端数据截取信号(SE_DQS_DLY)，如图4的A处所示，该经相位延迟后的单端数据截取信 号为低电位(逻辑零，Logical 0)，表示并没有时序提前事件发生，故此时时序提前侦测信 号(DQS_Early_Detected)为低电位。如图5的A处，该经相位延迟后的单端数据截取信号 为高电位(Logical 1)，表示有时序提前事件发生，故此时时序提前侦测信号为高电位。同样，使用时序延迟的时钟截取信号(DQS_Late_VD_CLK)的负边缘 (falling-edge)时用以截取经相位延迟后的单端数据截取信号，如图4的B处所示，该经 相位延迟后的单端数据截取信号为低电位(逻辑零，Logical 0)，表示没有时序延迟事件 发生，故此时时序延迟侦测信号(DQS_Late_DeteCted)为低电位(Logical 0)。如图6的B 处，该经相位延迟后的单端数据截取信号为高电位(Logical 1)，表示发生时序延迟事件， 故此时时序延迟侦测信号为高电位(Logical 1)。该时序校准电路依据该时序提前侦测信号(DQS_Early_DeteCted)及该序延迟 侦测信号(DQS_Late_Detected)，以产生一时序漂移侦测信号(Variation_Detected_ Signal) 0同时通过第一预期相位延迟值(DQS_EVD_Delay_Value)和第二预期相位延迟值(DQS_LVD_Delay_Value)产生相位延迟位移值(Phase_Delay_Offset_Value)，输出至该第 二相位延迟电路241，以用于将读取操作的输入数据截取致能信号(Read_DQS_InpUt_En) 作时序相位的调整使用。产生相位修正后的差分数据截取致能信号(Diff_DQS_DET_EN)并 输出至差分信号至单端信号转换电路210，以调整该差分信号至单端信号转换电路的被致 能的时序点。该同步传输接口 250有一个同步的时钟信号，是由内存控制器芯片输出到同步动 态随机存取内存装置。两者是用这个时钟信号的时序为基准，作为两者控制信号沟通及数 据交换共同参考的时序。对于一个数据写入的操作，同步动态随机存取内存装置(SDRAM controller)会依据同步动态随机存取内存装置其规格中定义的方式，先将所要写入数据 的地址传送到同步动态随机存取内存接口上，接下来将所要写入的数据，用同步数据总线 和差分数据截取信号依据规范的时钟周期及信号时序，传送到同步动态随机存取内存接 口上。此时同步动态随机存取内存装置(SDRAM Device)，通过差分数据截取信号，来截取 数据总线的数据到输出入接口缓存器(10 Buffer)，之后再写入内部的内存单元(memory cell)。在写入命令的操作时，差分数据截取信号和同步数据总线的时序位置，已被同步动 态随机存取内存控制器在输出信号时已调整到正确的时序位置(可以直接使用差分数据 截取信号，来截取同步数据总线的数据)。在数据读出命令的操作时，差分数据截取信号的时序位置和同步数据总线的关系 是同步的(Synchronous and Timing Alignment)，同步动态随机存取内存装置并未将差分 数据截取信号的时序位置和同步数据总线的时序位置调整至适当位置，所以同步动态随机 存取内存控制器无法直接使用数据截取信号来截取同步数据总线的数据。对于一个数据读出的操作，同步动态随机存取内存控制器，会依据其规格中的规 范，先将所要读取数据的地址及数据读出命令，传送到其接口上。接下来，同步动态随机存 取内存装置会依据相关的时钟周期及时序关系，将数据通过同步数据总线和差分数据截取 信号传送到同步动态随机存取内存接口上。
背景技术：
的同步动态随机存取内存控制器是直 接对差分数据截取信号做间控处理后经时序调整电路来产生有效的数据截取信号，用来截 取同步数据总线的数据到接口缓存器之后再传送到芯片内部。在同步动态随机存取内存的规格中，在数据输出时读取数据的命令(read command)，其差分数据截取信号有一个时钟周期的前预备(preamble)时间和半个时钟周 期的后预备(postamble)时间，来作为一个命令数据时序的启始预备和结束的缓冲时间， 如图4中圆圈处。但在目前SDRAM的规格，其操作时钟周期一直在快速缩短中，从数年前的 数十纳秒(ns)到目前的不到一纳秒(ns)的时序周期，如何更为精确控制接口的时序就成 为最重要的关键技术了。本发明的技术在于可正确产生有效的数据截取信号，用来截取SDRAM接口上的数 据。当在没有传送数据时，自动让内部数据截取信号(SE_DQS)维持在稳定的状态(Logical 0)，不会产生任何不必要的突波(glitch)，而导致截取到不需要的数据。在对SDRAM做数据的读取操作时，SDRAM控制器会依据SDRAM的读取数据输出延 迟周期(read data latency cycle)的数目和传输接口产生的时序延迟量来操控相关电路 和接口。于本发明技术中，当非数据写出时，将SDRAM控制器芯片的SDRAM的输出入驱动电路(10 PAD)的输出入接口，设定为输入模式，通过差分数据截取信号的侦测电路的致能控 制(DQS_En)及该差分信号至单端信号转换电路210，来产生该单端数据截取信号。将该单端数据截取信号，在经由可程序化控制的第一相位延迟电路220，来将数据 截取信号的时序，移动到最佳的时序位置，例如为相位延迟九十度，以取得最大的数据窗， 即由图4中可知，该经相位延迟后的单端数据截取信号的正边缘及负边缘均位于同步数据 总线的数据窗的中间位置，在此时截取同步数据总线为处在最稳定和安全的状态下。该数据截取电路230使用经相位延迟后的单端数据截取信号的正边缘来截取奇 数笔数据总线的数据和负边缘来截取偶数笔数据总线的数据。接着将截取到的数据，传回 到SDRAM控制器的内部缓存器中。第一相位延迟电路220是使用一系统时钟(system clock)为输入信号，将其时 钟周期的信息经由电路转换为不同电流量的输出。该电流量的输出信号，将连接到单位信 号延迟电路310。不同的电流量，将使单位信号延迟电路的输出信号产生不同的时间迟延。 该单位延迟电路310输出的延迟相位是参考目前的系统操作频率为基础。同时将数个单位 信号延迟电路310串联在一起，以达到更大的相位延迟。该单位信号延迟电路310输出信 号的延迟相位是参考目前的系统操作频率。通过数据截取信号的延迟相位设定值，以选择 各个不同信号相位延迟。例如当系统工作频率是400MHz (2. 5ns)且信号延迟相位设定值为 九十度时，其信号延迟时序为0.650纳秒(ns)。当系统工作频率是200MHz (5ns)且信号延 迟相位设定值为九十度时，其信号延迟时序为1. 25纳秒(ns)。若因电路板或其它因素，在没有装置驱动时(非数据读取或数据写入时)，差分数 据截取信号应为高阻抗状态；还是可能有不稳定的电位或信号干扰而导致侦测到不应存在 的差分数据截取信号时。在安全性考虑下，设计了一个致能信号(DQS_DIFF_DET_EN)，可 在经由一个可程序化的该第二相位延迟电路241，来调整该差分信号至单端信号转换电路 210致能的启始时间点及结束时间点。差分数据截取信号的差分信号至单端信号转换电路 210的致能控制的时序，为SDRAM控制器依据读取数据输出延迟周期数和传输接口可能发 生的时序延迟量，产生一个以内部时钟周期为控制单位的致能信号(Read_DQS_Input_EN)。 就只有在预期有数据输入时(Read data phase range)，才会致能该差分信号至单端信号 转换电路210;当无致能或未侦测到差分数据截取信号的信号输入时，该单端数据截取信 号就一直维持在低电位(Logical 0)，来消除所有不必要的突波(glitch)。当同步动态随机存取内存(SDRAM)在进行的读取操作时，其读取数据的长度是固 定的方式。所以事前可以正确控制产生所需的致能信号的周期数目。如图4所示，在移动 差分数据截取信号(DQS，DQS_B)的致能信号的时序位置，其最佳的位置为在一个周期时间 的前预备(preamble)周期的第四分的三周期(3/4)的时序位置，和半个时钟周期的后预备 (postamble)的二分之一的时序位置。其原因为同步动态随机存取内存(SDRAM)接口规格 的规范中，读取数据时SDRAM的回复的差分数据截取信号的时序，和其所参考的时钟信号 最大可以有到三分之一时序周期漂移可能性，同时SDRAM控制器芯片，需能够处理如此大 的时序漂移或要有能力控制SDRAM及系统的时序漂移量，让其漂动量维持在一个SDRAM控 制器芯片能正确传输数据的范围内。在本发明中，可使用一个可程序化的相位延迟电路，来移动侦测差分数据截取信 号的致能控制信号。同时也使用一个可程序化的时序移动来对致能控制信号，做不同的时序移动，来侦测差分数据截取信号的时序漂移的量。其中的侦测包含两个不同时序漂移的 侦测，其一为时序提前的漂移侦测，另一个是时序延后的漂移侦测。时序提前的可程序化漂移设定后，就会对致能控制信号做一个时序的移动，产生 一个时序提前的时钟信号，使用该时序提前的时钟信号来截取该经相位延迟后的单端数据 截取信号。若截取到的该经相位延迟后的单端数据截取信号为逻辑一(Logical 1)时，就 表示侦测到数据截取信号的向前漂移量已到达预设量了，如本例子中所设为八分之一个时 钟周期的漂移量。时序延迟的可程序化的漂移侦测设定后，产生一个时序延迟的时钟信号，使用该 时序延迟的时钟信号来截取该经相位延迟后的单端数据截取信号。若截取到的经相位延迟 后的单端数据截取信号为逻辑一(Logical 1)时，就是数据截取信号的向后漂移量已到达 目前预设的量了，如本例子中所设为八分之一个时钟周期的漂移量。通过时序提前和时序延迟的漂移侦测，就可以在早期有效地侦测到SDRAM接口的 时序漂移事件。一个稳定的系统必须有效的侦测时序的漂移，及快速的调整时序漂移的问 题，以让系统维持在稳定可靠的状态下，才能保证数据传输的正确性及系统运作的可靠性。 然而时序的漂移原因有很多，所以其相对应的处理机制也会不同。处理机制例如有降低系 统运作量、降低SDRAM接口的操作量、降低系统运作频率、提高系统工作电压等等。在一些需减少功率消耗的操作模式下，同步动态随机存取内存的操作速度可能设 定在较低的速度。当速度太低，则会使SDRAM所输出的差分数据截取信号的时序是不正确。 因而必须在关闭同步动态随机存取内存的延迟锁相回路(Delay Locked Loops)的模式下 运作。在该模式下，SDRAM依然是可以正确写入及读出数据，但此时因操作速度相对慢(有 较大的数据窗)，所以可以选择由同步动态随机存取内存控制器的内部时钟信号，来产生类 似差分数据截取信号的输入信号到差分信号至单端信号转换电路210。经由该差分信号至 单端信号转换电路210及该第一相位延迟电路220，来产生该经相位延迟后的单端数据截 取信号后，再通过移动该经相位延迟后的单端数据截取信号之后就可以正确截取到数据。图7为本发明一种应用于同步动态随机存取内存接口的数据截取及时序漂移侦 测的方法的流程图。其运用于一内存控制器中，用以从一 SDRAM中读出并截取数据。首先 在步骤(A)中将一差分信号转换至一单端信号，其将一同步传输接口所传送的一差分数据 截取信号转换成一单端数据截取信号。其中，该同步传输接口为双倍数据传输率的同步动 态随机存取内存的传输接口。在步骤(B)中将该单端数据截取信号进行相位延迟，以产生该经相位延迟后的单 端数据截取信号。其中，步骤(B)中的相位延迟介于0度与180度之间。在步骤(C)中，使用该经相位延迟后的单端数据截取信号，以截取该同步传输接 口所传送的同步数据。在步骤⑶中，侦测并校准该同步传输接口的时序和内存控制芯片内部时序间的 漂移量。该步骤(D)还包含步骤(Dl)及步骤(D2)。其中，步骤(Dl)依据一第一预期相位延 迟值(DQS_EVD_Delay_Value)，以产生一时序提前的时钟信号(DQS_Early_VD_CLK)，用以 侦测该经相位延迟后的单端数据截取信号(SE_D0S_DLY)的时序的提前事件。步骤(D2)依 据一第二预期相位延迟值(DQS_LVD_Delay_Value)，以产生一时序延迟的时钟信号(DQS_ Late_VD_CLK)，用以侦测该经相位延迟后的单端数据截取信号(SE_DQS_DLY)的时序延迟事件。图8为显示使用本发明应用于同步动态随机存取内存接口的数据截取及时序漂 移侦测的装置200的一同步动态随机存取内存系统800的示意图。该同步动态随机存取内存系统800，其包含至少一个双倍数据传输率的同步动态 随机存取内存810、及一内存控制器820。该至少一个双倍数据传输率的同步动态随机存取内存810，用以暂存数据。该内存控制器820连接至该至少一个双倍数据传输率的同步动态随机存取内存 810，以存取该至少一个双倍数据传输率的同步动态随机存取内存，该内存控制器820包含 一差分信号至单端信号转换电路210、一第一相位延迟电路220、一数据截取电路230、及一 时序漂移侦测电路240。该差分信号至单端信号转换电路210连接至一双倍数据传输率的同步动态随机 存取内存接口，以接收该双倍数据传输率的同步动态随机存取内存接口上所传送的一差分 数据截取信号，并转换成一单端数据截取信号。该第一相位延迟电路220连接至该差分信号至单端信号转换电路210，调整该单 端数据截取信号，以产生一经相位延迟后的单端数据截取信号。该数据截取电路230连接至该相位延迟电路220，依据该经相位延迟后的单端数 据截取信号，以截取该双倍数据传输率的同步动态随机存取内存接口上所传送的同步数 据。该时序漂移侦测电路240用以侦测并校准该双倍数据传输率的同步动态随机存 取内存接口上的时序和内存控制芯片内部时序间漂移的校准机制。由前述说明可知，现有技术并未考虑信号经由走线及输出入驱动电路传输时所产 生的不同时间延迟，及同步动态随机存取内存本身在同步数据和同步数据截取信号的输出 上，就会产生一定的时序漂移量。如此的因素会使得同步接口所依赖的时序完全走调和移 位，其仅考虑依据同步动态随机存取内存规范的时序进行数据读取，当同步动态随机存取 内存接口的操作速度持续调高时，此种存取方法就会造成数据读取的错误和遗失。而本发 明使用同步动态随机存取内存所输出的差分数据截取信号，来截取同步动态随机存取内存 接口所传送的同步数据。此种方式无需考虑走线传输及输出入驱动电路，所产生的时序延 迟，同时在同步动态随机存取内存本身在输出同步数据及同步数据截取信号时所产生一定 量的时序漂移下，皆可较现有技术更能准确地截取同步传输接口所传输的数据。同时本发 明并非仅考虑数据拴锁的机制和方法，还同时考虑实际传输时同步动态随机存取内存接口 的时序漂移情形，作相对应的侦测及相位漂移校准工作，也能较现有技术更准确地截取同 步传输接口所传输的数据，而提供系统优选的稳定度。由上述可知，本发明无论就目的、手段及功效，均显示其迥异于现有技术的特征， 极具实用价值。但是应注意的是，上述诸多实施例仅为了便于说明而举例而已，本发明所主 张的权利范围自应以申请专利范围所述为准，而非仅限于上述实施例。
权利要求
一种应用于同步动态随机存取内存接口的数据截取及时序漂移侦测的装置，其包含一差分信号至单端信号转换电路，其连接至一同步传输接口，以接收该同步传输接口所传送的一差分数据截取信号，并转换成一单端数据截取信号；一第一相位延迟电路，连接至该差分信号至单端信号转换电路，调整该单端数据截取信号，以产生一经相位延迟后的单端数据截取信号；以及一数据截取电路，连接至该第一相位延迟电路，依据该经相位延迟后的单端数据截取信号，以截取该同步传输接口所传送的同步数据。
2.根据权利要求1所述的装置，还包含一时序漂移侦测电路，其用以侦测并校准该同步传输接口的时序和该内存控制芯片内 部时序间的漂移量。
3.根据权利要求1所述的装置，其中，该第一相位延迟电路的相位延迟介于0度与180 度之间。
4.根据权利要求2所述的装置，其中，该时序漂移侦测电路包含一第二相位延迟电路， 其依据一第一预期相位延迟值，以产生一时序提前的时钟截取信号，用以侦测使用该第一 相位延迟电路所产生的该经相位延迟后的单端数据截取信号的时序提前事件。
5.根据权利要求2所述的装置，其中，该时序漂移侦测电路包含一第二相位延迟电路， 其依据一第二预期相位延迟值，而产生一时序延迟的时钟截取信号，以侦测该经相位延迟 后的单端数据截取信号的时序延迟事件。
6.根据权利要求1所述的装置，其中，该数据截取电路包含2N个先进先出缓存器，以暂 存该同步传输接口所传送的数据，其中，N为正整数。
7.根据权利要求1所述的装置，其中，该同步传输接口包含一双倍数据传输率的同步 动态随机存取内存的传输接口。
8.一种同步动态随机存取内存的系统，包含一双倍数据传输率的同步动态随机存取内存，用以暂存数据；以及一内存控制器，连接至该双倍数据传输率的同步动态随机存取内存，以存取该内存，该 内存控制器包含一差分数据截取信号至单端数据截取信号转换电路，其连接至该内存的一传输接口， 以接收该传输接口所传送的一差分数据截取信号，并转换成一单端数据截取信号；一第一相位延迟电路，连接至该差分信号至单端信号转换电路，调整该单端数据截取 信号，以产生一经相位延迟后的单端数据截取信号；以及一数据截取电路，连接至该第一相位延迟电路，依据该经相位延迟后的单端数据截取 信号，以截取该传输接口所传送的同步数据。
9.根据权利要求8所述的系统，其中该内存控制器还包含一时序漂移侦测电路，其用以侦测并校准该传输接口上的时序和该内存控制芯片内部 时序间的一漂移量。
10.根据权利要求8所述的系统，其中，该第一相位延迟电路的相位延迟介于0度与 180度之间。
11.根据权利要求9所述的系统，其中，该时序漂移侦测电路包含一第二相位延迟电路，其依据一第一预期相位延迟值，以产生一时序提前的时钟截取信号，用以侦测使用第一 相位延迟电路所产生的该经相位延迟后的单端数据截取信号的时序提前事件。
12.根据权利要求9所述的系统，其中，该时序漂移侦测电路包含一第二相位延迟电 路，依据一第二预期相位延迟值，而产生一时序延迟的时钟截取信号，用以侦测该经相位延 迟后的单端数据截取信号的时序延迟事件。
13.根据权利要求8所述的系统，其中，该数据截取电路包含2N个先进先出缓存器，以 暂存该内存的传输接口所传送的数据，其中，N为正整数。
14.根据权利要求8所述的系统，其中，当该内存的操作速度降低时，该内存的一延迟 锁相回路被关闭。
15.根据权利要求14所述的系统，其中，当该内存的该延迟锁相回路关闭时，是由该内 存的一内部时钟信号产生该差分数据截取信号，并输出该信号至该差分信号至单端信号转 换电路。
16.一种应用于同步动态随机存取内存接口的数据截取及时序漂移侦测的方法，其包含(A)将一差动信号转换至一单端信号，其将一同步传输接口所传送的一差分数据截取 信号转换成一单端数据截取信号；(B)调整该单端数据截取信号的时序相位，以产生一经相位延迟后的单端数据截取信 号；以及(C)依据该经相位延迟后的单端数据截取信号，以截取该同步传输接口所传送的同步 数据。
17.根据权利要求16所述的方法，其还包含(D)侦测并校准该同步传输接口的时序和一内存控制芯片内部时序间的漂移量。
18.根据权利要求16所述的方法，其中，该步骤(B)中的相位延迟介于0度与180度之间。
19.根据权利要求17所述的方法，其中，该步骤(D)还包含(Dl)依据一第一预期相位延迟值，以产生一时序提前的时钟截取信号，用以侦测该经 相位延迟后的单端数据截取信号的时序提前事件。
20.根据权利要求17所述的方法，其中，该步骤(D)还包含(D2)依据一第二预期相位延迟值，以产生一时序延迟的时钟截取信号，用以侦测该经 相位延迟后的单端数据截取信号的时序延迟事件。
21.根据权利要求16所述的方法，其中，该同步传输接口包含一双倍数据传输率的同 步动态随机存取内存的传输接口。
全文摘要
本发明公开了一种应用于同步动态随机存取内存接口的数据截取及时序漂移侦测的装置及方法，一差分信号至单端信号转换电路连接至一同步传输接口，以接收该同步传输接口所传送的一差分数据截取信号，并转换成一单端数据截取信号。一第一相位延迟电路连接至该差分信号至单端信号转换电路，调整该单端数据截取信号的相位，以产生一经相位延迟后的单端数据截取信号。一数据截取电路连接至该相位延迟电路，依据该经相位延迟后的单端数据截取信号，以截取该同步传输接口所传送的同步数据。
文档编号G11C11/4063GK101989466SQ20091016541
公开日2011年3月23日 申请日期2009年8月3日 优先权日2009年8月3日
发明者李家豪, 蓝健标, 黄明权 申请人:凌阳科技股份有限公司