具备具有电荷累积层和控制栅极的存储单元的半导体装置及其数据写入方法

专利名称：具备具有电荷累积层和控制栅极的存储单元的半导体装置及其数据写入方法
技术领域：
本发明涉及半导体装置及其数据写入方法。例如，涉及具备非易失性 的半导体存储器和对其工作进行控制的控制器的存储系统。
背景技术：
在NAND型闪速存储器中，数据统一写入多个存储单元。该统一写入 的单位成为页。关于NAND型闪速存储器的数据的写入，例如在日本特开 2007-242163号公报中存在公开。伴随于近年来的NAND型闪速存储器的 大容量化，页容量变大。因此NAND型闪速存储器，写入大容量数据时的 写入性能有所提高。
可是，相对于NAND型闪速存储器的来自主机设备的存取单位，未必 限于大容量的情况。尤其是，在应当写入数据的大小不足页容量的情况下， 无法充分发挥NAND型闪速存储器的写入性能，存在写入速度有所下降的 情况。

发明内容
本发明提供能够提高数据的写入速度的半导体装置及其数据写入方法。
根据本发明的 一个方面的半导体装置具备非易失性半导体存储器， 其具有具备可以保持2比特以上的数据的多个存储单元的笫1存储块和具 备可以保持l比特的数据的多个存储单元的第2存储块，并可以对于上述 第1、第2存储块以作为多个上述存储单元的集合的页为单位编程数据，在上述第l存储块中，上述页按可以保持的上述数据的每比特分配，且每
比特所需要的写入时间不同；和控制器，其向上述非易失性半导体存储器 供给从主机设备接收到的写入数据，并将向上述第1存储块或第2存储块 的上述写入数据的编程，按上述每页指示给上述非易失性半导体存储器， 上述控制器，在上述写入数据的尾页相当于上述写入所需要的时间为最长 的比特的情况下，对于上述非易失性半导体存储器在上述第2存储块的任 一页执行关于该数据的编程。
根据本发明的另一个方面的具备写入速度因页而异的第1存储块和第 2存储块的非易失性半导体存储器的数据写入方法包括以下步骤将对上 述第1存储块中的任一页进行指定的第1行地址，发送给上述非易失性半 导体存储器；在发送上述第l行地址之后，将数据发送给上述非易失性半
导体存储器；在发送上述数据之后，在应当发送给上述非易失性半导体存
储器的数据没有残留且上述第1行地址为上迷第1存储块中上迷写入速度
最慢的页的情况下，将行地址改变指令和对上述第2存储块中的任一页进 行指定的第2行地址，发送给上述非易失性半导体存储器；和在发送上述 第2行地址之后，将对向由上述第2行地址所指定的页的上述数据的编程 进行指示的写入指令，发送给上述非易失性半导体存储器。


图l是按照本发明的第1实施方式的存储系统的框图。 图2是表示按照第1实施方式的对于存储卡中的信号引脚(pin，又叫 管脚、引线)的信号分配的图。
图3是按照第1实施方式的卡控制器的框图。 图4是按照第1实施的闪速存储器的框图。 图5是按照第1实施方式的存储块的电路图。
图6是表示按照笫1实施方式的存储单元晶体管的阈值分布的曲线图。
图7是按照第1实施方式的存储块的模式图。
图8是表示按照笫1实施方式的数据写入方法的流程图。
8图9是按照第1实施方式的卡存储器所输出的信号的定时图。 图IO是表示按照第1实施方式的数据写入方法的流程图。 图ll是表示按照第1实施方式的数据写入方法中的数据及工作流的定 时图。
图12是表示数据及工作流的定时图。 图13是表示数据及工作流的定时图。 图14是表示数据及工作流的定时图。 图15是表示数据及工作流的定时图。 图16是表示数据及工作流的定时图。
图17是表示按照本发明的第2实施方式的数据写入方法中的数椐及工
作流的定时图。
图18是按照第1、第2实施方式的存储卡的框图。 图19是表示按照第1实施方式的数据写入方法中的工作流的定时图。 图20是表示按照第2实施方式的数据写入方法中的工作流的定时图。 图21是表示按照笫1、第2实施方式的数据写入方法中的工作流的定时图。
具体实施例方式
第1实施方式
关于按照本发明的第1实施方式的半导体装置，利用图1进行说明。 图l是按照本实施方式的存储系统的框图。 (存储系统的整体构成)
如图所示，存储系统，具备存储卡1及主机设备2。主机设备2，具备 用于对于通过主机总线接口 (以下，有时简单地称为主机总线)14所连接 的存储卡1进行存取的硬件及软件。存储卡1,当连接于主机设备2时接 受电源供给而工作，并进行与来自主机设备2的存取相应的处理。 (关于存储卡的构成)
存储卡l,与主机设备2通过主机总线接口 14进行信息的收发。存储卡1,具备NAND型闪速存储器芯片(有时简单地称为NAND闪速存储器、 或闪速存储器)11、对闪速存储器芯片11进行控制的卡控制器12、及多 个信号引脚(第l引脚 第9引脚)13。
多个信号引脚13，与卡控制器12电连接。信号相对于多个信号引脚 13中的第1引脚 第9引脚的分配，例如，如图2所示。图2是表示第1 引脚 第9引脚和分配于它们的信号的表。
数据0 数据3,分别分配于第7引脚、笫8引脚、笫9引脚及第1引 脚。并且，第1引脚也对于卡检测信号而分配。进而，第2引脚分配于指 令，第3引脚及第6引脚分配于接地电位Vss，第4引脚分配于电源电位 Vdd，第5引脚分配于时钟信号。
并且，存储卡l形成为，相对于设置于主机设备2的插槽可以插拔。 设置于主机设备2的主机控制器(未图示)，通过这些第1~第9引脚与存 储卡1内的卡控制器12对各种信号及数据进行通信。例如，当向存储卡1 写入数据时，主才几控制器，将写入指令，通过第2引脚作为串行信号发送 给卡控制器12。此时，卡控制器12,响应于由第5引脚所供给的时钟信号， 取入由第2引脚所供给的写入指令。
在此，如上述地，写入指令，仅利用第2引脚而串行地输入卡控制器 l2。分配于指令的输入的第2引脚，如图2所示，配置于数据3用的第1 引脚与接地电位Vss用的第3引脚之间。多个信号引脚13与对应于它们的 主机总线接口 ，在主机设备2内的主机控制器与存储卡1进行通信时所使 用。
相对于此，闪速存储器11与卡控制器12之间的通信，通过NAND型 闪速存储器用的NAND总线接口 (以下，有时简单地称为NAND总线) 15所进行。从而，虽然在此并未图示，但是闪速存储器11与卡控制器12 例如通过8比特的输入输出(I/O)线所连接。
例如，当卡控制器12向闪速存储器11写入数据时，卡控制器12，通 过这些I/O线将数据输入指令80H、行地址、页地址、数据、及编程指令 10H (或者高速緩存编程指令15H)依次输入闪速存储器11。在此，指令
1080H的"H，，表示16进制，实际上"10000000，，的8比特的信号，并行地供给 8比特的I/O线。也就是说，在该NAND总线接口 15中，并行地供给多个 比特的指令。
并且，在NAND总线接口 15中，对于闪速存储器11的指令与数据共 用相同的I/O线而通信。如此地，主机设备2内的主机控制器与存储卡1 进行通信的接口 (主机总线14)、和闪速存储器11与卡控制器12进行通 信的4妄口 (NAND总线15)并不相同。 (关于存储器控制器的构成)
接下来，关于示于图1的存储卡l具备的卡控制器的内部构成利用图 3进行说明。图3是卡控制器12的框图。
卡控制器12，对闪速存储器11内部的物理状态(例如，在哪里的物 理块地址包含第几号逻辑分区地址数据，或者哪里的块为清除状态)进行 管理。卡控制器12，具有主机接口模块21、 MPU ( Micro processing unit, 微处理单元)22、闪速控制器23、 ROM (Read-only memory,只读存储 器)24、 RAM (Random access memory,随机存取存储器)25、及緩冲 器(buffer) 26。
主机接口模块21 ，进行卡控制器12与主机设备2之间的接口处理。
MPU22，对存储卡1整体的工作进行控制。MPU22,利用存储于 ROM24的固件、和存储于RAM25的固件的一部分、各种表等，执行由主 机设备所请求的指令。
ROM24，存储通过MPU22所执行的固件等。RAM25，用作MPU22 的工作区域，存储固件、各种表。闪速控制器23，进行卡控制器12与闪 速存储器11之间的接口处理。
緩冲器26，当向闪速存储器11写入从主机设备2送来的数据时，暂 时存储特定量的数据(例如，l页量)；当向主机设备2发送从闪速存储 器ll所读出的数据时，暂时存储特定量的数据。 (关于NAND型闪速存储器的构成)
接下来，关于NAND型闪速存储器11的内部构成简单地进行说明。
ii图4是NAND型闪速存储器11的框图。如图所示，NAND型闪速存储器 11，具备存储单元阵列30、行解码器31、页緩沖器32、及数据高速緩存 33。
(关于存储单元阵列)
首先关于存储单元阵列30进行说明。存储单元阵列30，具备第1存 储块BLK1及第2存储块BLK2。虽然在图4中对第1存储块BLK1存在 多块、第2存储块BLK2为l块的情况进行例示，但是只要都为l块以上 即可。因为第1存储块BLK1及第2存储块BLK2的构成基本相同，所以 在以下不对二者进行区分的情况下，都称为存储块BLK。
存储块BLK,具备可以保持数据的多个存储单元晶体管。而且，第2 存储块BLK2用作第1存储块BLK1的高速緩存区域。即，用作暂时保持 应当编程于第1存储块BLK1的数据的区域。关于该点后述。并且以存储 块BLK为单位进行数据的清除。即，统一清除同一存储块BLK内的数椐。
关于存储块BLK的构成，利用图5进行说明。图5是存储块BLK的 电路图。如图所示，存储块BLK的各自，具备(n + l)个(n为0以上的 整数)存储单元34。
存储单元34的各自，例如包括32个存储单元晶体管MT、和选择晶 体管ST1、 ST2。存储单元晶体管MT具备具有在半导体基板上隔着(介 有)栅极绝缘膜形成的电荷累积层(例如浮置栅极)和在电荷累积层上隔 着栅极绝缘膜形成的控制栅极的叠层栅极结构。还有，存储单元晶体管 MT的个数并不限于32个，也可以为8个、16个、64个、128个、256个 等，其个数并不限定。存储单元晶体管MT，以相邻的彼此之间共有源极、 漏极。而且配置为，在选择晶体管ST1、 ST2间，串联连接其电流路径。 串联连接的存储单元晶体管MT的一端侧的漏极连接于选择晶体管ST1的 源极，另一端侧的源极连接于选择晶体管ST2的漏极。
在存储块BLK的各自中，处于同一行的存储单元晶体管MT的控制 柵极共同连接于字线WL0 WL31的任一，处于同一行的存储单元的选择 晶体管ST1、 ST2的栅极，分别共同连接于选择栅极线SGD、 SGS。还有，为了说明的简单化，在以下有时将字线WL0-WL31 ，简单地称为字线WL。 选择晶体管ST2的源极共同连接于源极线。还有，选择晶体管ST1、 ST2 未必需要双方，只要能够对存储单元34进行选择也可以仅设置任一方。
而且，在多个存储块BLK间，存储单元34的各自的选择晶体管ST1 的漏极，共同连接于位线BLO BLn的任一。并且，选择晶体管ST2的源 极，共同连接于源极线SL。
接下来，关于上述存储单元晶体管MT所取得的数据进行说明。首先 关于第1存储块BLK1进行说明。包括于第1存储块BLK1的存储单元晶 体管MT，相应于阈值电压可以保持3比特的类t据。图6,是表示包括于 第1存储块BLK1的存储单元晶体管MT的阈值分布的曲线图，是在横轴 取阈值电压Vth、在纵轴表示存储单元晶体管MT的存在概率的曲线图。
如图所示，各自的存储单元晶体管MT能够保持8个值(8电平)的 数据。更具体地，存储单元晶体管MT能够按阈值电压Vth低的顺序，保 持"0"、 "1"、 "2"、 "3"、…"7，，的8种数据。存储单元晶体管MT中的"O" 数据的阈值电压VthO，为VthO〈V01。 "l"数据的阈值电压Vthl,为V01 <Vthl<V12。 "2"数据的阈值电压Vth2，为V12 < Vth2 < V23。 "3，，数据 的阈值电压Vth3，为V23<Vth3<V34。 "4"数椐的阈值电压Vth4，为V34 <Vth4<V45。 "5"数据的阈值电压Vth5，为V45 < Vth5 < V56。 "6"数据 的阈值电压Vth6，为V56< Vth6〈V67。而且，"7"数据的阈值电压Vth7， 为V67〈Vth7,
即第1存储块BLK1内的存储单元晶体管MT，可以保持3比特的数 据"000" "111"。以下，将该3比特的数据的各比特，如示于图6地称为低 位比特、中位比特、及高位比特。还有，存储单元晶体管MT所取得的8 个值的数据"0" "7"、与以二进制数表达时的"000，， "111"的对应关系，能 够适当选择。
接下来关于第2存储块BLK2进行说明。包括于笫2存储块BLK2的 存储单元晶体管MT，相应于阈值电压可以保持1比特的数据。即存储单 元晶体管MT，相应于阈值电压对"0"数据与"1"数据的任一进行保持。在上述构成的存储块BLK中，对于连接于同一字线WL的全部存储 单元晶体管MT,统一写入数据。以下，将该单位称为页。而且关于可以 保持3比特的数据的第1存储块BLK1的存储单元晶体管MT，每比特地 写入数据。即，按首先低位比特、中位比特、及高位比特的顺序写入数据。 从而在第1存储块BLK1中，每1条字线WL分配3页。以下，有时将对 应于低位比特的页称为低位页、将对应于中位比特的页称为中位页、将对 应于高位比特的页称为高位页。另一方面，在第2存储块BLK2中每l条 字线WL分配1页。将该状况示于图7。图7，是表示包括于笫1存储块 BLK1及第2存储块BLK2的页的模式图。
如图所示，因为在第1存储块BLK1中每1条字线WL分配3页，并 且字线WL的条数为32条，所以分配于第1存储块BLK1的页成为页 PG0 PG95，总页数成为96页。从而，第1存储块BLK1的存储容量，成 为(96x (n + l))比特。
另一方面，因为在第2存储块BLK2中每l条字线WL分配1页，并 且字线WL的条数为32条，所以分配于第2存储块BLK2的页成为页 PG0 PG31，总页数成为32页。从而，第2存储块BLK2的存储容量，成 为(32x (n + l))比特。
还有，统一写入数据的存储单元晶体管MT,未必全都连接于某字线 WL。例如，关于1条字线，也可以每偶数位线及奇数位线地写入数据。 该情况下，第1存储块BLK1的页数，倍增为192页。 (行解码器)
接下来返回到图4，关于NAND型闪速存储器11具备的行解码器31 进行说明。行解码器31，从卡控制器12接收行地址，并进行解码。在行 地址，包括对某一存储块BLK进行指定的块地址、和对某一页进行指定 的页地址。而且，行解码器31基于行地址，选择某一存储块BLK中的某 一字线WL。
(关于数据高速緩存)
数据高速緩存33,可以暂时保持页容量的数据。数据高速緩存33,在与卡控制器12之间进行数据的收发。即，当读 出数据时，将从页緩沖器32所供给的数据向卡控制器12传送，并在写入 时接收从卡控制器12所供给的数据，将其向页緩沖器32以页为单位进行 传送。
(关于页緩冲器)
页緩冲器32，可以暂时保持页容量的数据。
页缓沖器32，当读出数据时，暂时保持从存储单元阵列30以页为单 位所读出的数据，并将其向数据高速緩存33进行传送。并且在写入时，将 从数据高速緩存33所传送的数据传送给位线BL0 BLn，并执行以数据的 页为单位的编程(程序化)。
还有，数据的写入通过上述编程和检验的重复而进行。所谓编程，为 通过在存储单元晶体管MT的控制栅极与沟道之间产生电位差，向电荷累 积层注入电子的工作。并且，所谓检验，为通过从进行了编程的存储单元 晶体管MT读出数据，对存储单元晶体管MT的阈值电压是否变成预期的 值进行确i人的工作。
(关于数据的编程方法)
接下来，关于上述构成的存储卡1中的数据的编程方法进行说明。首 先，关于卡控制器12为主体进行的处理进行说明。 (卡控制器12的工作)
图8，是表示在数据的编程时卡控制器12进行的处理的流程图。 如图所示，首先卡控制器12从主机设备2通过主机总线14接收数椐 的写入指令、和在NAND型闪速存储器11中应当写入数据的地址(步骤 S10)。接着卡控制器l2，从主机设备2通过主机总线接收写入数据(步 骤Sll)。写入数据，暂时保持于緩沖器26。然后卡控制器12,对于闪速 存储器11通过NAND总线15输出第1写入指令、写入数据、及地址。
闪速存储器ll，通过接收第l写入指令，据此对开始写入工作、并且 传送来写入数据进行识别。第1写入指令，例如相当于NAND型闪速存储 器中的指令"80H"。但是，实际上数据编程于存储单元晶体管MT,是在
15供给后述的第2写入指令的时,候。并且虽然卡控制器12所输出的地址，包 括对存储单元阵列30的列方向进行指定的列地址、和对行方向进行指定的 行地址，但是在以下仅着眼于行地址进行说明。在步骤S12中卡控制器12 的例如MCU22，发布(issue)与第l存储块对应的行地址(将其称为第1 行地址)，并进行输出。
接着卡控制器12的MCU22，对传送的写入数据是否为尾页数据进行 判定(步骤S13)。即，当在步骤S12传送写入数据时，进一步对将要传 送的写入数据是否残留进行判定。
例如，假定从主机设备2所传送的写入数据为2页量的容量的情况。 因为卡控制器12按每页进行写入数据及第1行地址的传送，所以该情况下， 在将写入数据全部进行传送时，必需2次数据传送。其中，在最初的数据 传送的阶段中，因为未传送的写入数据仅残留1页量，所以判定为并非尾 页数据(步骤S14，否)。另一方面，在第2次的数据传送的阶段中，未 传送的写入数据并无残留，写入以第2次所传送的数据的页，成为关于该 写入数据的尾页。因而，判定为尾页。
还有，在步骤S13中，关于写入数据只要判定是否为进行编程的尾页 即可，该数据容量是否正好为页容量并非问题。也就是说尾页数据也可以 不足页容量。
并且，主机设备2当结束写入存取时，对于卡控制器12输出写入存取 的结束通知。并且，当中途中断写入存取时输出中断指令。从而，步骤S13 的判定，可以通过对例如从主机设备2有否写入存取的结束通知或中断指 令进行判定而实现。
步骤S13的判定的结果，在并非尾页数据的情况下(步骤S14，否)， 卡控制器12的MCU22发布第2写入指令，通过NAND总线15向闪速存 储器ll输出(步骤S15)。第2写入指令，例如相当于NAND型闪速存 储器中的指令"10H"或"15H"。之后，卡控制器12返回到步骤S12,继续 关于后续的写入数据的向闪速存储器11的传送。
步骤S13的判定的结果，在是尾页数据的情况下(步骤S14，是)，
16MCU22，对关于该页数据的页地址是否相当于高位页或中位页进行判定 (步骤S16)。即，对页地址所指示的页是否为示于图7的第1存储块BLK1 的页PG (3i + l)或页(3i + 2)进行判定(只是，i为0 3的整数)。
步骤si6的判定的结果，在相当于低位页的情况下(步骤sn，否)，
即，在页地址所指示的页为页PG (3i)的情况下，MCU22发布第2写入 指令。然后将第2写入指令，通过NAND总线15向闪速存储器11输出(步 骤S18)。之后，MCU22将写入结束的意思，通过主才几总线14向主机设 备19通知(步骤S19)。
步骤S16的判定的结果，在相当于高位页或中位页的情况下(步骤S17， 是)，MCU22发布行地址改变指令、和新的行地址(将其称为第2行地 址)，将其向闪速存储器ll输出(步骤S20)。第2行地址，是相当于第 2存储块BLK2的任一页的地址。然后，与步骤S18、 S19同样地，将第2 写入指令向闪速存储器ll输出(步骤S21)，并且将写入结束的意思向主 机设备19通知(步骤S22 )。
之后，MCU22在规定的定时中，对于闪速存储器ll发出指令，令其 将编程于相当于第2行地址的页的数据，复制到相当于第l行地址的页、 即本来应当编程的页(步骤S23)。所谓该规定的定时，是存在例如由主 机设备产生的下一写入存取的定时。
在以上的处理中，关于从卡控制器12通过NAND总线供向闪速存储 器11的信号利用图9进行说明。图9，是卡控制器12向闪速存储器11所 输出的信号的定时图。在附图中上段，表示在步骤S16中判定为"不相当，， 的情况(步骤S17，否)，下段关于判定为"相当"的情况(步骤S17，是) 而示。
如图所示，在任何情况下都首先在时刻tO输出第1写入指令，之后分 别在时刻tl、 t2依次输出地址(第l行地址)及写入数据。其后，在无结 束或中断指令的情况下，在时刻t4输出第2写入指令， 一系列信号的流结 束。另一方面，在存在结束或中断指令的情况下，在时刻t4输出行地址改 变指令，在时刻t5输出新的行地址(第2行地址)。其后，在时刻t6输出第2写入指令。在后者的情况下，有效的行地址并非在时刻tl所输出的 第1行地址，而是在时刻t5所输出的第2行地址。而且第2行地址，是对 应于与对应于笫l行地址的第1存储块BLK1不同的第2存储块BLK2的 地址。
(NAND型闪速存储器11的工作)
接下来，关于NAND型闪速存储器11成为主体而进行的处理，利用 图10进行说明。图10,是表示闪速存储器ll中的处理的流程图。
如图所示，首先闪速存储器11从卡控制器12通过NAND总线15以 页为单位接收第l写入指令、写入数据、及第l行地址(及列地址)(步 骤S30)。接收到的写入数据，通过数据高速緩存33保持于页緩冲器32。 并且第l行地址供给于行解码器31。而且第l写入指令，供给于掌管闪速 存储器11的整体工作的控制部(在图4中对图示进行省略)。
接着闪速存储器11，对是否接收到行地址改变指令及第2行地址进行 判定(步骤SM )。在未接收到行地址改变指令及第2行地址的情况下(步 骤S32，否)，在从卡控制器12接收到第2写入指令之后(步骤S33)， 向在步骤S30接收到的第1行地址和列地址所指定的页写入数据(步骤 S34)。即，写入数据写入到笫1存储块BLK1之任一页。
在步骤S32接收到行地址改变指令的情况下(步骤S32,是)，在接 收到第2写入指令之后(步骤S35)，向在步骤S30接收到的列地址和接 着行地址改变指令接收到的第2行地址所指定的页写入数据(步骤S36 )。 即，写入数据写入到第2存储块BLK2之任一页。
之后闪速存储器11，将在步骤S36写入到第2存储块BLK2的数据， 复制到由在步骤S30接收到的第l行地址所指定的页(步骤S37)。 (写入工作的具体例)
关于上述编程工作的具体例，利用图11 图15进行说明。图11，是表 示按照本实施方式的存储系统的处理流的定时图，表示从主机设备2使用 图10向存储器控制器12的数据流(主机总线14上的数据流)、从存储器 控制器12向NAND型闪速存储器11的数据高速緩存33的数据流(NAND总线15上的数据流)、及NAND型闪速存储器11的工作流。并且图12 图15是存储系统的框图，在附图中以斜线表示的区域，表示写入数据被编 程的页。在以下，对以1页的数据容量为16KB、从主机设备2进行4次 关于页容量的数据的写入存取的情况为例进行说明。
并且在以下，对如下情况为例进行说明卡控制器12，在传送到NAND 型闪速存储器ll的数据相当于尾页数据的情况下(步骤S14，是)、即并 无后续数据的情况下，发布正常编程指令"10H，，作为第2写入指令；在不 相当的情况下(步骤S14，否)、即存在后续数据的情况下发布高速緩存 编程指令"15H"。
在发布高速緩存编程指令"15H"的情况下，NAND型闪速存储器11执 行高速緩存编程。在高速緩存编程中，在数据高速緩存33变空的阶段、即 数据的写入完全结束之前的阶段，NAND型闪速存储器11变成就绪 (ready)状态，成为可以受理下一数据的状态。相对于此，在发布正常编 程指令"10H"的情况下，在数据的写入完全结束之后、也就是说检验结束 之后，NAND型闪速存储器11成为就绪状态。 (时刻t0 t4 )
首先关于时刻t0 t4的状况，利用图ll及图12进行说明。如图所示， 在时刻t0从主机设备2对于存储卡1进行写入存取，传送16KB的写入数 据WD1。然后，卡控制器12发布第1写入指令INST1及第1行地址RA1， 并将其向闪速存储器11输出。第l行地址，假定为相当于第1存储块BLK1 的页PG0。
接着，在时刻tl卡控制器12,将接收到的写入数据WD1向闪速存储 器11进行传送(在附图中示为DIN1)。写入数据WD1，向数据高速緩存 33存储，进而向页緩沖器32传送。
其后，在时刻t3，卡控制器12发布第2写入指令INST2，并将其向 闪速存储器ll输出。因为第1行地址RA1相当于低位页，所以不发布行 地址改变指令。并且因为并无后续数据，所以发布的第2写入指令INST2 为正常编程指令"10H"。通过发布第2写入指令INST2，闪速存储器11变成忙碌(busy)状态， 将写入数据WD1写入于存储单元晶体管MT。将此在图11中以"L，，表示。 即，行解码器31，按照第1行地址RA1选择页PG0。由此，执行对于页 PGO的编程及检验，写入数据WD1被写入。其后，NAND型闪速存储器 11变成就绪状态。 (时刻t4 t8 )
接下来关于时刻t4 t8的状况，利用图11及图13进行说明。如图所 示，在写入数据WD1的写入结束的时刻t4,从主机设备2对于存储卡1 进行下一写入存取，传送16KB的写入数据WD2。然后，卡控制器12发 布第1写入指令INST1及第1行地址RA1，并将其向闪速存储器11输出。 第1行地址，相当于第1存储块BLK1的页PG1。
接着，在时刻t5卡控制器12,将接收到的写入数据WD2向闪速存储 器11传送(在附图中示为DIN2)。此时，第1行地址RA1相当于中位页。 从而卡控制器12,发布行地址改变指令INS1^RA及笫2行地址RA2，并 将其向闪速存储器11输出，此后发布第2写入指令INST2-"10H"，并向 闪速存储器ll输出。第2行地址RA2，假定为相当于第2存储块BLK2 的例如页PG1。
在闪速存储器ll中，通过发布行地址改变指令INST—RA，行解码器 31选择第2存储块BLK2的页PGO,代替第1存储块BLK1的页PG1。 由此，写入数据WD2写入于第2存储块BLK2的页PGO。 (时刻t8 tl2 )
接下来关于时刻t8 tl2的状况，利用图11及图14进行说明。如图所 示，在写入数据WD2的写入结束的时刻t8，从主机设备2对于存储卡1 进行下一写入存取，开始16KB的写入数据WD3的传送。
利用该写入数据WD3的传送期间，在存储卡1中执行写入数据WD2 的复制工作。即，写入于第2存储块BLK2的数据WD2，复制到本来应当 写入的第1存储块BLK1的页PG1。当复制工作时卡控制器12，在时刻t8 发布复制指令INST—COPY，并将其向闪速存储器11输出。响应于复制指令INST—COPY,在闪速存储器11中行解码器31选择 第2存储块BLK2的页PG0。由此，将数据WD2读出于页緩沖器32。将 该工作在图11中示为"RD"。接着行解码器31，在时刻t9选择第l存储块 的页PG1。由此，将数据WD2写入于第1存储块BLK1的页PG1。将该 工作在图11中示为"M"。还有，虽然在图11中省略了图示，但是当在时 刻t9数据的读出结束时，卡控制器12对于NAND型闪速存储器11，为了 指示其将读出的数据写入于第1存储块BLK1的页PG1 ，发布第2写入指 令INST2。此时所发布的第2写入指令INST2，因为在读出的数据存在后 续的写入数据WD3,所以为高速緩存編程指令"15H"。
通过利用高速緩存编程，在数据WD2的复制中的时刻tll， NAND型 闪速存储器11变成就绪状态。因此，在时刻tll tl2的期间，卡控制器12 发布关于下一写入数据WD3的第1写入指令INST1及第1行地址RA1， 并向闪速存储器ll输出。接着卡控制器12，将写入数据WD3向数据高速 緩存33传送(在附图中示为DIN3)。还有，该数据WD3的传送、与数 据WD2的复制工作，考虑到效率优选同时结束。 (时刻tl2 tl3 )
接下来关于时刻tl2 tl3的状况，利用图11及图15进行说明。如图 所示，写入数据WD3，从高速緩存33向页緩冲器32传送。并且已经发布 的第1行地址RA1，相当于第1存储块BLK1中的页PG2、即高位页。从 而卡控制器12，发布行地址改变指令INST—RA及第2行地址RA2，并向 闪速存储器U输出。接着卡控制器12发布第2写入指令INST2 = "10H"， 并向闪速存储器11输出。第2行地址RA2 ，假定为相当于第2存储块BLK2 的例如页PG1。
在闪速存储器ll中，通过发布行地址改变指令INST—RA,行解码器 31选择第2存储块BLK2的页PG1,代替第1存储块BLK1的页PG2。 由此，写入数据WD3写入于第2存储块BLK2的页PG1。 (时刻tl3 tl8 )
时刻tl3 tl8的工作，与进行了上述说明的时刻t8 tl3相同。即，在时刻tl3 tl7的期间，将编程于笫2存储块BLK2的页PG1的写入数据 WD3，复制到第1存储块BLK1的页PG2。而且在复制工作之后，将写入 数据WD4写入于笫1存储块BLK1的页PG3。当然，将写入数据WD3 复制到高位页时所发布的第2写入指令INST2,为高速緩存编程指令 "15H"。
(效果)
若为上述构成的存储系统，则可得到下述的效果。 (1 )能够提高数据的写入速度。
若为按照本实施方式的存储系统，则如示于图11地，在编程工作的尾 页是第1存储块BLK1中的高位页或中位页的情况下，使该数据暂时保持 于第2存储块BLK2。即，将第2存储块BLK2用作高速緩存区域。第2 存储块BLK2，对数据以2个值进行保持。另一方面，在尾页是第l存储 块BLK1中的低位页的情况下，该数据原封不动编程于第1存储块BLK1。 也就是说，从主机设备2所供给的写入数据，首先编程于第1存储块BLK1 的低位页或笫2存储块BLK2的任一页。
从而，能够提高数据的写入速度。关于本效果，参照图16,以下进行 说明。图16,是表示现有的存储系统及按照本实施方式的存储系统的工作 流的定时图，表示各自的情况下的从主机设备向卡控制器12的数据流、和 存储卡l中的工作流。示于图16的定时图，从上表示在现有构成中写入数 据量大的情况(数据量为4页量的情况)、在现有构成中写入数据量小的 情况(数据量为1页量以下的情况)、及在本实施方式中写入数据量小的 情况(数据量为1页量以下的情况)。关于本实施方式与图11同样。
首先关于写入数据量大的情况进行说明。如图所示，从主机设备2向 卡控制器12，传送(16x4) z64KB的写入数据。然后，写入数据，按低 位页PG0、中位页PG1、高位页PG2、及低位页PG3的顺序所编程。从 卡控制器12向数据高速緩存33的数据传送(附图中的DINi, i为自然数)， 可以在之前传送的数据(DIN (i-1))的编程中进行。从而，不存在时 间的损失，能够高速地编程数据。如果尾页是低位页，本实施方式也同样。
22接下来，关于在现有构成中写入数据量小的情况进行说明。若是现有
的存储系统，则并不具有发布行地址改变指令、第2行地址的功能。从而 如示于图16地，若写入数据WD1写入到低位页PG0，则下一写入数据 WD2写入到中位页PG1 (以附图中的"M，，表示)。然后若中位页PG1的 写入结束而NAND型闪速存储器变成可以接受存取的状态，则下一写入数 据WD3从主机设备2向卡控制器12传送。然后写入数据WD3写入到高 位页PG2(以附图中的"U，，表示)。此后若高位页PG2的写入结束而NAND 型闪速存储器变成可以接受存取的状态，则下一写入数据WD4从主机设 备2向卡控制器12传送。
如以上地，因为写入存取必需等待直到之前的写入存取中的写入结束， 所以若写入数据的数据量小，则存在写入时间变长的问题。这在多值NAND 型闪速存储器中尤其显著。
一般在多值NAND型闪速存储器中，写入所需的时间因页大不相同。 例如在8值NAND型闪速存储器的情况下，低位页的写入所需的时间t一L 为20(His程度、中位页的写入所需的时间t—M为1000ns程度、高位页的 写入所需的时间t—U为5000fis程度。
即，若是现有的存储系统，则为了如示于图16地接收写入数据，必须 在接收写入数据WD2之后，至少等待t—U = 5000ns。也就是说，在写入数 据以中位页或高位页结束的情况下，相比于以低位页结束的情况直到可以 接收下一数据的期间非常长。其结果，存在写入速度下降的问题。
该点，若是按照本实施方式的存储系统，则在写入工作以中位页或高 位页结束的情况下，写入于对数据以2个值进行保持的第2存储块BLK2 (高速緩存区域)。从而，写入所需要的时间仅为t—L-20(His而已。因此， 可以迅速地对应于后续的写入存取。
并且，写入于第2存储块BLK2的数据，必需在写入下一写入数据之 前，复制到笫1存储块BLK1。但是，该复制工作能够与下一写入数据的 传送期间重叠。而且，从卡控制器12向闪速存储器11的数据传送(图16 中的DINi)，能够与之前的关于写入数据的复制工作同时执行。从而，复制工作对写入时间的影响小。
以上的结果，能够使存储系统中的数据的写入速度高速化，即使如示
于图16地在写入相同的数据的情况下，相比于现有也能够使写入工作早结 束At的期间。
并且，通过使用行地址改变指令，能够使上述工作高速化。即，在卡 控制器12不具有行地址改变指令的情况下，若要将写入数据写入到与当初 的行地址(笫l行地址)不同的存储块BLK，则卡控制器必须再次向页緩 冲器传送写入数据。若具体地进行说明，则在改变行地址的情况下，首先 为了取消笫1写入指令而卡控制器输出复位指令。接下来再次发布第1写 入指令，并发布新的第l行地址。接下来卡控制器再次输入页緩冲器数据。 最后发布第2写入指令。
可是因为如果使用行地址改变指令，则不需要向页緩沖器的再次的数 据传送，所以能够提高数据的写入速度。
第2实施方式
接下来，关于按照本发明的第2实施方式的半导体装置进行说明。本 实施方式，当上述第1实施方式中的复制工作时，使用残留于数据高速緩 存33或者页緩冲器32的写入数据。在以下，仅关于与第l实施方式不同 之点进行说明。
图17，是表示按照本实施方式的存储系统的处理流的定时图，表示从 主机设备2向存储卡1的存储器控制器12的数据流、从存储器控制器12 向NAND型闪速存储器11的数据高速緩存33的数据流、及NAND型闪 速存储器11的工作流。而且，与图11同样地以1页的数据量为16KB, 表示从主机设备2进行4次关于页数量的数据的写入存取的情况。以下， 着眼于与图11不同之点进行说明。
如图所示，在时刻t7 t8，写入数据WD2被编程于第2存储块BLK2。 该工作相当于图13。其后，在本实施方式中，并不进行从第2存储块BLK2 的读出。代之于此，因为在之前的编程工作使用了的写入数据WD2理应 残留于数据高速緩存32或者页緩冲器32，所以对其进行利用而进行向第1存储块的编程(时刻t8~tll)。
写入数据WD3的复制工作也同样。因为在时刻tll tl2的期间，数据 高速緩存32或者页緩冲器32对写入数据WD3进行保持，所以再次对其 进行利用，进行时刻tl2 tl5的期间的编程。
若是上述构成的存储系统，则除了以第1实施方式进行了说明的效果 之外，还可得到下述(2)的效果。
(2)能够进一步提高数据的写入速度
若为按照本实施方式的存储系统，则在使写入数据编程于第2存储块 BLK2之后，将残留于数据高速緩存32或者页緩沖器32的写入数据写入 于第1存储块BLK1。也就是说，对从卡控制器12所传送的写入数据，在 两次写入工作中进行利用。
从而，当将数据从第2存储块BLK2复制到笫1存储块BLK1时，不 必从第2存储块BLK2读出数据。即，以第1实施方式进行了说明的图11 中的时刻t8 t9、 tl3 tl4的期间的处理不再需要，能够在向第2存储块 BLK2的写入工作之后，迅速地开始向第1存储块BLK1的写入工作。因 而，能够使数据的写入速度进一步高速化。
如以上地，若为按照本发明的第1、第2实施方式的半导体装置，则 在8值的NAND型闪速存储器中，作为保持3比特数据的存储块的高速緩 存块，具备保持1比特数据的存储块。而且，在写入数据的尾页是高位页 或中位页的情况下、若换言之则相当于写入所需的时间长的比特的情况下，
暂时向高速緩存块写入该数据。从而，能够使数据的写入速度高速化。
上述实施方式，例如能够应用于具备有文件系统的存储系统。所谓文 件系统，为对存储于存储器的文件(数据)进行管理的方式，例如可举出 FAT (File Allocation Table,文件分配表)文件系统。在文件系统中，确 定存储器中的文件、文件夹等的目录信息的生成方法，文件、文件夹等的 移动方法、删除方法，数据的存储方式，管理区域的位置、利用方法等。
具备有FAT文件系统的闪速存储器11的存储空间，大致分成用户数 据区域及管理区域，用户数据区域，是存储通过用户所写入的实质的数据的区域。管理区域，例如包括对引导(boot)信息进行存储的区域、对分区信息进行存储的区域、对数据到底存储于哪一地址进行存储的区域、对根目录入口的信息进行存储的区域等。而且，用户数据区域，以称为簇或
者分配单元(allocation unit)的小的单位而受管理。例如该单位为16K字节，在主机设备以簇为单位发布写入指令的情况下，即使当写入比簇容量大的数据时，也每16K字节连续地写入数据。即使在如此的情况下，通过采用按照上述实施方式的方法，也可以实现高速的写入工作。
并且，在上述实施方式中在图11及图17中，以编程页容量的数据的情况为例进行了说明。但是，从主机设备2传送的数据也可以不足页容量。并且虽然在上述实施方式中省略了说明，但是也可以在1页中包括冗余部分及管理数据存储部。即，也可以在实质数据之外包括奇偶校验(parity)等的数据。
而且，虽然在上述实施方式中以8值NAND型闪速存储器的情况为例进行了说明，但是只要是多值NAND型闪速存储器即可。即，第l存储块BLK1内的存储单元晶体管MT，可以为对2比特、4比特、5比特等的多值数据进行保持的情况。在存储单元晶体管MT对2比特的数据进行保持的情况下、即对于各存储单元晶体管MT分配低位页与高位页的情况下，写入所需要的时间例如为t—L = 200ns、 t—U-3000fis。如此地，写入所需要的时间之差因编程对象的比特越大，越可得到显著的效果。
并且，发布行地址改变指令的条件，未必限于尾页为低位页以外的情况。例如也可以为在尾页是中位页的情况下不发布的情况。关于当尾页为哪一比特时发行行地址改变指令，可以适当选择。但是，优选至少在是最高位的情况下、若换言之则写入所需要的时间最长的比特的情况下，发布行地址改变指令。
并且，编程于第2存储块BLK2的数据，在第1存储块BLK1的复制之后，也可以并不删除而保留。该情况下，第2存储块BLK2内的数据能够用作第1存储块BLK1内的数据的备用数据。从而，在该情况下能够提高闪速存储器的数据保持可靠性。
26还有，在上述实施方式中，作为数据的写入所需要的时间t一L、 t一M、t一U,以对于NAND型闪速存储器11供给第2写入指令之后、重复对于存储单元晶体管MT的编程与检验、并直到检验结束的期间为例进行了说明。检验，以能够确认通过数据的编程而存储单元晶体管MT的阈值达到了规定的值的时刻、或上述的重复次数达到规定的次数的时刻而结束。
但是，写入所需要的时间t—L、 t_M、 t_U,也能够定义为从供给第2写入指令之后、也就是说NAND型闪速存储器11变成忙碌状态之后，直到恢复为就绪状态的期间。所谓忙碌状态，为NAND型闪速存储器11不从存储器控制器12接受数据的状态。关于该点，以下进行说明。
图18是存储卡1的框图，关于在NAND型闪速存储器11与存储器控制器12之间互换的信号而表示。如图所示，从存储器控制器12对于NAND型闪速存储器11，供给芯片使能(chip enable)信号/CE、读使能(readenable )信号/RE、写使能(write enable )信号/WE、指令锁存使能(commandlatch enable )信号/CLE、地址锁存使能(address latch enable )信号/ALE。
芯片使能信号/CE，当存储器控制器12对NAND型闪速存储器11进行存取时成为"L"电平。
读使能信号/RE，当存储器控制器12从NAND型闪速存储器11读出数据时成为"L"电平。而且通过/RE-"L"，从NAND型闪速存储器11输出例如8比特的数据IO0 IO7。
写使能信号/WE，当存储器控制器12向NAND型闪速存储器11写入数据时成为"L"电平。而且通过/WE-"L"， NAND型闪速存储器11，取入从存储器控制器12所输出的数据100-107。
指令锁存使能信号/CLE，当使WE成为"L"电平时，表示向NAND型闪速存储器11的输入数据是否为指令。即，在CLE-"H，，的情况下，数据IO0-IO7为指令。
地址锁存使能信号/ALE,当使WE成为"L，，电平时，表示向NAND型闪速存储器11的输入数据是否为地址。即，在ALE-"H，，的情况下，数据IO0-IO7为地址。从NAND型闪速存储器11对于存储器控制器12，供给就绪/忙碌信号RY/BY。就绪/忙碌信号RY/BY，为表示NAND型闪速存储器的状态的信号。在RY/BY-"H"的情况下，NAND型闪速存储器11为就绪状态，在RY/BY-"L，，的情况下，为忙碌状态。存储器控制器12，接受RY/BY-"H"电平，对于NAND型闪速存储器11输入数据、指令、地址等。
图19,是按照示于图16的第1实施方式的定时图、和对应于其的就绪/忙碌信号的定时图。
如图所示，若在时刻t0输入第2写入指令INST2 = "10H",则NAND型闪速存储器ll成为忙碌状态，就绪/忙碌信号RY/BY，成为"L"电平。然后在时刻tl，若写入数据WD1的写入(编程及检验)结束，则NAND型闪速存储器11恢复为就绪状态，就绪/忙碌信号RY/BY成为"H"电平。
并且若在时刻t2输入第2写入指令INST2 = "10H"，则NAND型闪速存储器11成为忙碌状态，若在时刻t3写入数据WD2向第2存储块BLK2的写入(编程及检验)结束，则NAND型闪速存储器11恢复为就绪状态。
在时刻t3若NAND型闪速存储器11成为就绪状态，则卡控制器12发布读出指令，向NAND型闪速存储器11输出。该读出指令，为向第2存储块BLK2写入的第2写入数据WD2的读出指令。响应于此而NAND型闪速存储器11变成忙碌状态，执行读出工作。若在时刻t5读出结束，则NAND型闪速存储器11恢复为就绪状态。
在时刻t5若NAND型闪速存储器11成为就绪状态，则卡控制器12发布第2写入指令INST2 = "15H"。此为向第1存储块BLK1写入第2写入数据WD2的指令。响应于此而NAND型闪速存储器11在时刻t6变成忙碌状态，执行关于第2写入数据WD2的高速緩存编程。
例如在时刻t7若NAND型闪速存储器11成为可以接受数据的状态、例如数据高速緩存33为空，则NAND型闪速存储器11虽然正在写入但是成为就绪状态(RY/BY-"H")。接受此而卡控制器12向NAND型闪速存储器11输入下一写入数据WD3及第2写入指令INST2 = "10H"。
然后若第2写入数据WD2的写入结束，则NAND型闪速存储器11再次成为忙碌状态，第3写入数据WD3写入于第2存储块BLK2。以下的工作，与时刻t3 t9同样。
在以上的工作中，也可以将写入所需要的时间，定义为从变成忙碌状态之后到恢复为就绪状态之间的时间。于是，中位页的写入所需要的时间t一M成为t6 t7的期间，高位页的写入所需要的时间t一U，成为tl2 tl3的期间。
还有，虽然在图19的例中关于在例如t3 t4、 t9 tl0的期间进行读出并发布指令的情况进行了说明。但是，卡控制器12,也可以并不等待NAND型闪速存储器11成为就绪状态，而对于NAND型闪速存储器11发布读出指令。在该情况下，在对于第2存储块BLK2的写入结束之后，并不转换为就绪状态，而继续执行读出工作。
图20，是上述笫2实施方式的情况下的就绪/忙碌信号的定时图。并且，图21，是写入跨多页的大型数据的情况下的定时图。分别用各高速緩存编程指令"15H"写入图21中的最初的(16K字节x3个)的数据。
而且，在上述实施方式中以闪速存储器11具备数据高速緩存33的情况为例进行了说明。但是，也可以为并不具备数据高速緩存33的情况。但是，在该情况下结束编程之后，进行从卡控制器12向闪速存储器11的数据传送(DIN)。也就是说，即使在存在后续数据的情况下，也采用正常编程指令"10H，，执行写入工作。从而，在工作的高速化的观点方面，优选具备数据高速緩存33。
并且，上述实施方式在NAND总线15的总线宽度(数据传送速度)比主机总线14的总线宽度宽的情况下，可得到更显著的效果。这是因为，通过使编程时间在通过二者的数据传送能力的间隙产生的时间上重叠，能够使作为整体的写入性能提高。
而且，以上述实施方式进行了说明的存储卡l，例如为SDTM卡。但是存储卡l，也可以为安装于主机设备2内的半导体存储装置。
对于本领域的技术人员来说将容易想到其他优点和修改。因此，本发式。由此，在不脱离由所附权利要求书及其等同物所限定的总发明构思的精神和范围的情况下，可以进行各种各样的修改。
权利要求
1.一种半导体装置，具备非易失性半导体存储器(11)，其具有具备可以保持2比特以上的数据的多个存储单元的第1存储块(BLK1)和具备可以保持1比特的数据的多个存储单元的第2存储块(BLK2)，并可以对于上述第1、第2存储块(BLK1、BLK2)以作为多个上述存储单元的集合的页为单位编程数据，在上述第1存储块(BLK1)中，上述页按可以保持的上述数据的每比特分配，且每比特所需要的写入时间不同；和控制器(12)，其向上述非易失性半导体存储器(11)供给从主机设备(2)接收到的写入数据，并将向上述第1存储块(BLK1)或第2存储块(BLK2)的上述写入数据的编程，按上述每页指示给上述非易失性半导体存储器(11)，上述控制器(12)，在上述写入数据的尾页相当于上述写入所需要的时间为最长的比特的情况下，对于上述非易失性半导体存储器(11)在上述第2存储块(BLK2)的任一页执行关于该数据的编程。
2. 根据权利要求l所述的半导体装置，其中上述控制器(12 )，使上述页单位的数据及对上述第1存储块(BLK1 ) 内的任一页进行指定的第1行地址(RA1)，对于上述非易失性半导体存 储器(11)可以传送，且可以发布已传送的上述第1行地址(RA1)的改 变指令(INST—RA)和对上述第2存储块(BLK2)内的任一页进行指定 的第2行地址(RA2);上述控制器(12)，在相当于上述尾页的上述第l行地址(RA1)相 当于上述写入所需要的时间为最长的比特的情况下，在上述数据及上述第 1行地址(RA1)的传送之后，接着发布上述改变指令(INST—RA)及上 述第2行地址(RA2)并向上述非易失性半导体存储器(11 )供给；上述非易失性半导体存储器(11 )，在未发布上述改变指令(INST一RA ) 时对于与上述第1行地址(RA1)对应的第1页执行上述编程，并在发布 了上述改变指令(INST—RA)时对于与上述第2行地址(RA2)对应的第2页执行上迷编程。
3. 根据权利要求2所述的半导体装置，其中上述非易失性半导体存储器(11)，在上述第2页执行了上述编程之 后，将在上述第2页所编程的数据复制到上述第1页。
4. 根据权利要求3所述的半导体装置，其中上述非易失性半导体存储器(11)还具备緩冲电路(32、 33)，其 可以以上述页为单位进行与上述控制器(12)之间的数据的收发且可以保 持l页量的数据；在编程时，将从上述控制器(12)传送到上述緩冲电路(32、 33)的 数据，编程于上述存储单元；上述非易失性半导体存储器(11),在将上述第2页的上述数据复制 到相当于上述第1行地址(RA1)的页时，采用在上述第2页执行编程时 传送到上述緩冲电路(32、 33)的数据，执行对于第1页的编程。
5. 根椐权利要求l所述的半导体装置，还具备 第1总线(15),其对上述非易失性半导体存储器(11)和上述控制 器(12)之间进行连接；其中，上述第1总线(15)的总线宽度，比对上迷控制器(12)和上 述主机设备(2)之间进行连接的第2总线(14)的总线宽度宽。
6. —种半导体装置，具备非易失性半导体存储器(11)，其具有各自具备可以保持数据的多个 存储单元的第1、第2存储块(BLK1、 BLK2),并可以对于上述第1、 第2存储块(BLK1 、BLK2 )以页为单位编程数据，上述第1存储块(BLK1 ), 写入速度因页而异；和控制器(12)，其对于上述非易失性半导体存储器(11)供给写入数 据，并对向上述第1存储块(BLK1 )或第2存储块(BLK2 )的该写入数 据的编程进行指示，上述控制器(12),在上述写入数据的尾页相当于在 上述第1存储块(BLK1)中上述写入速度最慢的页的情况下，对上述非 易失性半导体存储器(11)进行指示，以在上述第2存储块(BLK2)编程该数据。
7. 根据权利要求6所述的半导体装置，其中上述控制器(12 )，使上述页单位的数据及对上述第1存储块(BLK1) 内的任一页进行指定的第l行地址(RA1)，对于上述非易失性半导体存 储器(11)可以传送，且可以发布已传送的上述第1行地址(RA1)的改 变指令(INST—RA)和对上述第2存储块(BLK2)内的任一页进行指定 的第2行地址(RA2);上述控制器(12)，在相当于上述尾页的上述第1行地址(RA1)相 当于上述写入速度最慢的页的情况下，发布上述改变指令(INST_RA )及 上述第2行地址(RA2 );上述非易失性半导体存储器(11 )，在未发布上述改变指令(INST_RA ) 时对于与上述第1行地址(RA1)对应的第1页执行上述编程，并在发布 了上述改变指令(INST—RA)时对于与上述第2行地址(RA2)对应的第 2页执行上述编程。
8. 根据;^又利要求7所述的半导体装置，其中上述非易失性半导体存储器(11),在上述笫2页执行了上述编程之 后，将在上述笫2页所编程的数据复制到上述第1页。
9. 根据权利要求8所述的半导体装置，其中上述非易失性半导体存储器(11)还具备緩冲电路(32、 33)，其 可以以上述页为单位进行与上述控制器(12)之间的数据的收发且可以保 持l页量的数据；在编程时，将从上述控制器(12)传送到上述緩冲电路(32、 33)的 数据，编程于上述存储单元中；上述非易失性半导体存储器(11)，在将上述第2页的上述数椐复制 到相当于上述第1行地址(RA1)的页时，采用在上述第2页执行编程时 传送到上述緩沖电路(32、 33)的数据，执行对于第1页的编程。
10. 根据权利要求6所述的半导体装置，还具备第1总线(15),其对上述非易失性半导体存储器(11)和上述控制器(12)之间进行连接；其中，上述第1总线(15)的总线宽度，比对上述控制器(12)和上 述主机设备(2)之间进行连接的第2总线(14)的总线宽度宽。
11. 根据权利要求6所述的半导体装置，其中上述第1存储块(BLK1)内的上述存储单元，可以保持2比特以上 的数据；上述页的写入速度，因该页相当于上述数据的哪一比特而异。
12. 根据权利要求ll所述的半导体装置，其中上述笫2存储块(BLK2)内的上述存储单元，可以保持1比特的数据。
13. —种非易失性半导体存储器的数据写入方法，上述非易失性半导 体存储器(11)具备写入速度因页而异的第1存储块(BLK1)和第2存 储块(BLK2)，上述方法包括以下步骤将对上述第1存储块(BLK1)中的任一页进行指定的第1行地址 (RA1)，发送给上述非易失性半导体存储器(11);在发送上述第1行地址(RA1)之后，将数据发送给上迷非易失性半 导体存储器(11);在发送上述数据之后，在应当发送给上述非易失性半导体存储器(11) 的数据没有残留且上述第1行地址(RA1)为上述第1存储块(BLK1)中 上述写入速度最慢的页的情况下，将行地址改变指令(INST一RA)和对上 述第2存储块(BLK2 )中的任一页进行指定的第2行地址(RA2 )，发送 给上述非易失性半导体存储器(11);和在发送上述第2行地址(RA2)之后，将对向由上述第2行地址(RA2) 所指定的页的上述数据的编程进行指示的写入指令(INST2)，发送给上 述非易失性半导体存储器(11)。
14. 根据权利要求13所述的数据写入方法，还包括以下步骤 在发送上述数据之后，在应当发送给上述非易失性半导体存储器(11)的数据 残留的情况下，不发送上述行地址改变指令(INST—RA)和上述第2行地址(RA2)，而发送对向由上述第l行地址(RA1)所指定的页 的上述数据的编程进行指示的写入指令(INST2)。
15. 根据权利要求13所述的数据写入方法，其中 应当发送给上述非易失性半导体存储器(11)的数据是否残留，通过是否从主机设备(2)接收到写入存取的结束通知或中断指令来判断。
16. 根据权利要求13所迷的数据写入方法，还包括以下步骤 在发送上述写入指令(INST2 )之后，上述非易失性半导体存储器(11 )，在由上述第2行地址(RA2)所指定的页编程上述数据；和在编程上述数据之后，上述非易失性半导体存储器(11),将该数据 复制到由上述第1行地址(RA1)所指定的页。
17. 根据权利要求13所迷的数据写入方法，其中上述第1存储块(BLK1)内的存储单元，可以保持2比特以上的数据；上述页的写入速度，因该页相当于上述数据的哪一比特而异。
18. 根据权利要求17所述的数据写入方法，其中上述第2存储块(BLK2 )内的存储单元，可以保持l比特的数据。
全文摘要
本发明涉及半导体装置及其数据写入方法。半导体装置具备非易失性半导体存储器(11)与控制器(12)。非易失性半导体存储器(11)，具有具备可以保持2比特以上的数据的多个存储单元的第1存储块(BLK1)和具备可以保持1比特的数据的多个存储单元的第2存储块(BLK2)。在第1存储块(BLK1)中，页按上述数据的每比特而分配，且每比特所需要的写入时间不同。控制器(12)，在写入数据的尾页相当于在第1存储块(BLK1)中所需要的时间为最长的比特的情况下，对非易失性半导体存储器(11)进行指示，以在第2存储块(BLK2)的任一页执行该数据的编程。
文档编号G11C16/02GK101650970SQ20091016539
公开日2010年2月17日 申请日期2009年8月11日 优先权日2008年8月13日
发明者辻秀贵 申请人:株式会社东芝