专利名称：半导体存储装置的制作方法
技术领域：
本发明涉及一种半导体存储装置，特别是涉及EEPROM (Electrically Erasable Programmable Read Only Memory)等非易失性存储器。
背景技术：
在EEPROM中，能通过电信号删除及改写存储单元的存储内容。具 体地说，激活连接存储单元的栅极的字线并选择存储单元，根据数据写入 该存储单元的漏极的控制信号施加规定的电压，并且根据程序控制信号将 源极变为接地状态或浮动(floating)状态。若存储单元的源极为接地状 态，则向存储单元注入热电子，其结果为写入L数据。另一方面，若存 储单元的源极为浮动状态，则产生隧道(tunnel)电流，其结果为写入H 数据。
若急剧提升存储单元的漏极电压，则在与该存储单元和字线共用的其 他的存储单元中流过过渡性电流。因此，存在向未选择的存储单元注入热 电子，从而阈值(threshold)电压上升，结果误写入L数据的问题。因此， 设置了一种缓慢提升存储单元的漏极电压的漏极电压产生电路(例如，参 照专利文献l)。
专利文献h特开2000-11668号公报
在以往的漏极电压产生电路中，为了充分确保存储单元的漏极电压的 上升时间，需要减小输出该电压的晶体管的电流能力。但是，若降低电流 能力，则会产生电压下降，存在不能向存储单元的漏极提供足够大的漏极 电压的问题。另夕卜，由于以往的漏极电压产生电路构成为除数据写入时 以外，对接地节点释放所述晶体管的栅极所提供的电压，因此存在消耗功 率大的问题
发明内容
鉴于所述问题，本发明的课题在于提供一种对于通过电信号能删除和 改写存储单元的存储内容的读取专用的半导体存储装置而言，能充分确保
存储单元的漏极电压的上升时间，低消耗功率，并能向存储单元提供足够 大的漏极电压。
用于解决所述课题采取了以下的方案。即， 一种通过电信号能删除及 改写存储单元的存储内容的读取专用的半导体存储装置，其特征在于，该 半导体存储装置具备根据数据写入控制信号生产向所述存储单元的漏极 应提供的电压的漏极电压产生电路。该漏极电压产生电路具有连接在第 一电源电压与该漏极电压产生电路的输出端之间的第一开关元件；与第一 开关元件并联连接，且比第一开关元件电流能力小的第二开关元件；和根 据数据写入控制信号，在第二开关元件导通之后，导通第一开关元件的控 制电路。
因此，漏极电压产生电路的输出电压仅在电流能力小的第二开关元件 导通期间缓慢上升，其后，由于电流能力大的第一开关元件导通所以能上 升到足够大。因此，能充分确保存储单元的漏极电压的上升时间，能对存 储单元提供充分大的漏极电压。另外，为了在数据写入时以外使第一及第 二开关元件断开，因此电流不会流入地线中，能降低消耗功率。
优选漏极电压产生电路具有延迟由控制电路输出的控制信号并向第 二开关元件传达的延迟电路。因此，能调整漏极电压产生电路的输出电压 的上升时间。
基于本发明，能充分确保存储单元的漏极电压的上升时间，以低消耗
功率能向存储单元提供足够大的漏极电压。因此，能降低EEPROM等的 消耗功率，还能提高数据写入的可靠性。
图1是本发明的一个实施方式的半导体存储装置的结构图。 图2是图1的漏极电压产生电路的动作波形图。 图3是漏极电压产生电路的一个变形例的结构图。 图4是图3的漏极电压产生电路的动作波形图。 图5是漏极电压产生电路的另一变形例的结构图。图6是漏极电压产生电路的另一变形例的结构图。 图7是控制电路的一个例子的结构图。 图8是控制电路的另一例子的结构图。
图9是控制电路内的延迟电路的一个例子的结构图。 图IO是控制电路内的延迟电路的另一例子的结构图。 图中ll一存储单元，50—漏极电压产生电路，51 —晶体管(第一开 关元件)，52—晶体管(第二开关元件)，53 —控制电路，53' —控制电路， 54 —逆变器(inverter)电路(延迟电路)，55 —电阻元件(延迟电路)， 56—电容元件(延迟电路)，531—延迟电路(第二延迟电路)，532—电平 移位器(shift)(第一电平移位器)，533—电平移位器(第一电平移位器)， 5311 —逆变器电路(第二延迟电路)，5312—电容元件(第二延迟电路)。
具体实施例方式
图1是表示本发明的一个实施方式的半导体存储装置的结构。本实施 方式的半导体存储装置是具备k+l个子阵列10。 10k的子阵列方式的半 导体存储装置。子阵列10() 10k分别具备矩阵状配置的(m+l)X(n+l)个存 储单元ll(K) llmn。并且，对应于存储单元11(K) ll咖的各行，设置有m+l 根字线12o 12m。即，各字线12与属于同行的n+l个存储单元11的栅 极连接。另外，对应于存储单元11(K) 11^的各列，设置有n+l根位线 130 13n。即，第偶数个位线13与属于相邻列的(m+l)X2个存储单元11 的漏极连接，第奇数个位线13与属于相邻列的(m+l)X2个存储单元11 的源极连接。
另外，子阵列10() 10k分别具备利用共用的选择信号SL所开关控制 的n+l个选择晶体管14o 14n。选择晶体管14() 14n的漏极分别与位线 130 13n的末端连接。并且，子阵列10() 10k每一个中的选择晶体管140 14n的源极分别与n+l根主位线20() 20 连接。
在各主位线20的末端连接n+l个纵向选择晶体管30() 30n的漏极。
纵向选择晶体管30() 30n分别由输入到栅极的纵向选择信号CSo CSn进
行开关控制，以使在数据写入时选择规定的主位线20。
第奇数个纵向选择晶体管30的源极与晶体管40的漏极连接。另外，
6晶体管40的源极接地。晶体管40根据输入到栅极的程序控制信号PIN， 将由纵向选择信号CS所选择的主位线20中所连接的存储单元11的源极 设定为浮动状态及接地状态的任意一种。具体地说，控制晶体管40，使 其在写入L数据时呈激活状态，在写入H数据时呈非激活状态。
另一方面，第偶数个纵向选择晶体管30的源极与漏极电压产生电路 50的输出连接。漏极电压产生电路50在数据写入时，根据所输入的数据 写入的控制信号PGM，向由纵向选择信号CS所选择的主位线20中所连 接的存储单元11的漏极提供电压Vmcd。
漏极电压产生电路50具备晶体管51，其漏极与数据写入电压Vpp 连接，其源极与电压Vmcd的输出端连接、向其栅极输入控制信号CTL1; 晶体管52，其漏极与数据写入电压Vpp连接，其源极与电压Vmcd的输 出端连接，向其栅极输入控制信号CTL2;和控制电路53，根据数据写入 控制信号PGM输出控制信号CTL1及CTL2。其中，晶体管52的电流能 力设定为比晶体管51的电流能力小。控制电路53输出控制信号CTL1及 CTL2，以使在晶体管52导通之后晶体管51导通。
图2是表示漏极电压产生电路50的动作波形。若驱动数据写入控制 信号PGM为H电平，则控制信号CTL2变为L电平。因此，首先导通(turn on)晶体管52。但是，由于晶体管52的电流能力小，因此不能瞬间输出 数据写入电压Vpp而使电压Vmcd缓慢上升。并且，由于晶体管52中的 电压下降AV，电压Vmcd不能达到数据写入电压Vpp。并且，在驱动数 据写入控制信号PGM为H电平并且在经过规定时间后，控制信号CTL1 变为L电平。因此，导通(turn on)电流能力大的晶体管51。其结果， 电压Vmcd上升到数据写入电压Vpp附近。
对于以上所构成的半导体存储装置的数据写入动作，以向子阵列100 中的存储单元Hoo写入数据的情况为例进行说明。首先，驱动选择信号 SLo为H电平并选择子阵列10o。并且，驱动字线控制信号Wo、纵向选择 信号CSq及CS!为H电平并选择存储单元11QQ。并且，通过使数据写入控 制信号PGM及程序控制信号PIN有效，从而存储单元11QQ的源极接地， 向漏极提供电压Vmcd。因此，向存储单元lloo注入热电子，其结果为写 入L数据。另一方面，通过仅使数据写入控制信号PGM有效，存储单元
7Uoo的源极呈浮动状态，向漏极提供电压Vmcd。因此，存储单元1100中 产生隧道电流，其结果为写入H数据。
以上，基于本实施方式，由于在数据写入时能向存储单元的漏极缓慢 施加足够大的电压，因此在不必误写入其他的存储单元数据的前提下，能 向所选择的存储单元确实地写入数据。另外，由于除数据写入时以外断开 (turnoff)晶体管51及52，因此电流不会流入地线中。因此，能降低消 耗功率。
《漏极电压产生电路的变形例1》
图3是表示漏极电压产生电路50的一个变形例的结构。控制电路53' 根据数据写入控制信号PGM，输出控制信号CTL1及作为所述的控制信 号CTL2的逻辑反转的控制信号/CTL2。在控制电路53'与晶体管52的栅 极之间插入由晶体管541及542构成的逆变器电路54。逆变器电路54对 控制信号/CTL2进行逻辑反转，并输入给晶体管52的栅极。g卩，逆变器 电路54发挥使控制信号/CTL2延迟并向晶体管52的栅极传达的延迟电路 的作用。
图4是表示本变形例的漏极电压产生电路50的动作波形。若驱动数 据写入控制信号PGM为H电平，则控制信号/CTL2变为H电平。因此， 逆变器电路54的输出变为L电平，首先导通晶体管52。但是，由于晶体 管52的电流能力小，因此不能瞬间输出数据写入电压Vpp，从而电压 Vmcd缓慢上升。并且，由于晶体管52中的电压下降AV，电压Vmcd不 能达到数据写入电压Vpp。并且，在驱动数据写入控制信号PGM为H电 平并且在经过规定时间后，控制信号CTL1变为L电平。因此，导通电流 能力大的晶体管51。其结果，电压Vmcd上升到数据写入电压Vpp附近。
基于本变形例，通过适当调整晶体管542的尺寸，就能调整电压Vmcd 的上升时间。
《漏极电压产生电路的变形例2》
图5是表示漏极电压产生电路50的另一变形例的结构。在控制电路 53与晶体管52的栅极之间插入电阻元件55及电容元件56。电阻元件55 及电容元件56作为延迟电路起作用。g卩，控制信号CTL2在通过电阻元 件55及电容元件56时延迟并被传达到晶体管52的栅极。另外，本变形例的漏极电压产生电路的动作波形如图2所示。
基于本变形例，通过调整电阻元件55及电容元件56的至少一方的尺 寸，从而能调整电压Vmcd的上升时间。另外，也能省略电阻元件55及 电容元件56的任意一方。
《漏极电压产生电路的变形例3》
图6是表示漏极电压产生电路50的另一变形例的结构。本变形例的 漏极电压产生电路在图3的漏极电压产生电路中的逆变器电路54与晶体 管52的栅极之间插入电阻元件55及电容元件56。
基于本变形例，通过调整晶体管542、电阻元件55及电容元件56的 至少一个的尺寸，从而能调整电压Vmcd的上升时间。另外，也能省略电 阻元件55及电容元件56的任意一方。
通过由所述的各变形例的漏极电压产生电路50使从控制电路53输出 的控制信号CTL2削弱，从而能进一步缓慢提升电压Vmcd，并且能调整 上升时间。
《控制电路的具体例子》
图7是表示控制电路53的一个构成例。控制电路53具有将数据写入 控制信号PGM电平移位至数据写入电压Vpp，并进行输出的两个通路。 一方面，向直接电平移位器533输入数据写入控制信号PGM，输出控制 信号CTL2。另一方面，在数据写入控制信号PGM与电平移位器532之 间，具有将比数据写入电压Vpp低的电压Vdd作为电源电压的延迟电路 531，在输出控制信号CTL2之后，输出控制信号CTL1。另外，如图8 所示，延迟电路531也能配置在电平移位器532与控制信号CTL1之间。 此时，延迟电路531的电源电压为数据写入电压Vpp。
图9是表示延迟电路531的一个构成例。延迟电路531能由多级逆变 器电路5311构成。另外，图10是表示延迟电路531的另一构成例。延迟 电路531也能由逆变器电路5311与其输出连接的电容元件5312构成。 (产业上的利用可能性)
本发明的半导体存储装置由于能实现低消耗功率且稳定性高的数据 写入，因此能用于便携通信设备等。
权利要求
1.一种半导体存储装置，是通过电信号能删除和改写存储单元的存储内容的读取专用的半导体存储装置，其特征在于，该半导体存储装置具备漏极电压产生电路，该漏极电压产生电路根据数据写入控制信号生成向所述存储单元的漏极应提供的电压，所述漏极电压产生电路具有第一开关元件，其连接在第一电源电压与该漏极电压产生电路的输出端之间；第二开关元件，其与所述第一开关元件并联连接，比所述第一开关元件电流能力小；和控制电路，其根据所述数据写入控制信号，在导通所述第二开关元件之后，导通所述第一开关元件。
2. 根据权利要求1所述的半导体存储装置，其特征在于， 所述漏极电压产生电路具有延迟电路，其使由所述控制电路输出的控制信号延迟传达到所述第二开关元件。
3. 根据权利要求2所述的半导体存储装置，其特征在于， 所述延迟电路是逆变器电路。
4. 根据权利要求2所述的半导体存储装置，其特征在于， 所述延迟电路是电阻元件、或电容元件、或电阻元件和电容元件的组合。
5. 根据权利要求2所述的半导体存储装置，其特征在于，所述延迟电路具有 逆变器电路；和与所述逆变器电路的输出连接的电阻元件、或电容元件、或电阻元件 和电容元件的组合。
6. 根据权利要求l所述的半导体存储装置，其特征在于， 所述控制电路具有第二延迟电路，其使输入的所述数据写入控制信号延迟输出；第一电平移位器，其将所述第二延迟电路的输出电平移位至所述第一 电源电压，并作为所述第一开关元件的控制信号输出；和第二电平移位器，其将输入的所述数据写入控制信号电平移位至所述 第一电源电压，并作为所述第二开关元件的控制信号输出。
7. 根据权利要求1所述的半导体存储装置，其特征在于，所述控制电路具有第一电平移位器，其将输入的所述数据写入控制信号电平移位至所述 第一电源电压；第二电平移位器，其将输入的所述数据写入控制信号电平移位至所述第一电源电压，并作为所述第二开关元件的控制信号输出；和第二延迟电路，其使所述第一电平移位器的输出延迟，并作为所述第 一开关元件的控制信号输出。
8. 根据权利要求6或7所述的半导体存储装置，其特征在于，所述第二延迟电路是多级逆变器电路。
9. 根据权利要求6或7所述的半导体存储装置，其特征在于， 所述第二延迟电路具有逆变器电路及连接在所述逆变器电路的输出的电容元件。
10. 根据权利要求6所述的半导体存储装置，其特征在于， 所述第二延迟电路利用比所述第一电源电压低的第二电源电压进行动作。
全文摘要
本发明提供一种半导体存储装置。能充分确保EEPROM等中的存储单元的漏极电压的上升时间，低消耗功率，并且向存储单元提供足够大的漏极电压。晶体管(40)将存储单元(11)的源极设定为浮动状态及接地状态的任意一种。漏极电压产生电路(50)具有连接在第一电源电压与该漏极产生电路的输出端之间的第一开关元件(51)；与第一开关元件(51)并联连接，且比第一开关元件(51)电流能力小的第二开关元件(52)；及在第二开关元件(52)导通之后第一开关元件(51)导通的控制电路(53)，生成向存储单元(11)的漏极应提供的电压。
文档编号G11C7/00GK101640062SQ20091016465
公开日2010年2月3日 申请日期2009年7月27日 优先权日2008年7月31日
发明者中山雅义, 富田泰弘, 持田礼司, 春山星秀, 河野和幸 申请人:松下电器产业株式会社