多层电荷俘获区具有氘化层的非易失性电荷俘获存储器件的制作方法
【专利说明】多层电荷俘获区具有氘化层的非易失性电荷俘获存储器件
[0001]相关申请的交叉引用
[0002]本申请是2007年9月26日提交的共同在审查的序列号为11/904，475的美国申请的继续申请部分，11/904，475申请根据35U.S.C.119(e)主张2007年5月25日提交的序列号为60/931，905的美国临时专利申请的优先权，所述两个在先申请以引用的方式全部并入本申请。
技术领域
[0003]本发明属于半导体器件领域。
[0004]置量
[0005]在过去的几十年里，集成电路中特征尺寸的改进(scaling)已经成为不断增长的半导体产业背后的驱动力。越来越小的特征尺寸能够使增加萎缩于半导体芯片上的有限有效面积上的功能密度。例如，改进晶体管的尺寸允许芯片上包含的存储器件的数量增加，从而导致所制造的产品容量增加。然而，容量越来越大的驱动力不是没有问题的。优化每个器件性能的必要性变得日益重要起来。
[0006]非易失性的半导体存储器通常使用叠层浮动栅型场效应晶体管。在这样的晶体管中，通过偏置控制栅和接地在其上形成存储器单元的衬底的体区域，电子被注入到要编程的存储器单元的浮动栅。氧化物-氮化物-氧化物(ONO)叠层被用作在半导体-氧化物-氮化物-氧化物-半导体(SONOS)晶体管中的电荷存储层，或者被用作分栅闪存半导体中的浮动栅和控制栅之间的隔离层。图1示出了传统非易失性电荷俘获存储器器件的横截面视图。
[0007]参照图1，半导体器件100包括:S0N0S栅叠层(gate stack) 104，该SONOS栅叠层104包括在硅衬底102上形成的传统ONO部分106。半导体器件100还包括:在SONOS栅叠层104两侧中任一侧的源极区和漏极区110以定义沟道区112。SONOS栅叠层104包括:在ONO部分106上方形成并与ONO部分106相接触的多晶硅栅极层108。多晶硅栅极层108与硅衬底102通过ONO部分106电隔离。ONO部分106通常包括隧道氧化物层106A、氮化物或氧氮化物电荷俘获层106B和覆盖在氮化物或氧氮化物层106B上的顶部氧化物层106C。
[0008]传统的SONOS晶体管的一个问题是在氮化物层或氧氮化物层106B内差的数据保持，这造成了因为穿过层的泄漏电流而限制了半导体器件100的使用寿命和其在几个方面的应用。解决这个问题的一种尝试是着重于使用富硅的SONOS层，该尝试能够实现半导体器件的使用寿命开始时的编程电压和擦除电压之间大的初始间隔，但是却导致电荷存储能力快速衰退。另一种尝试着重于富氧层，该尝试能够降低电荷存储能力的衰退率，但是也减小了编程电压和擦除电压之间的初始间隔。这两种方法对数据保持随时间变化的影响可通过图形展示。图2和图3是传统非易失性电荷俘获存储器件的阈值电压(V)随保持时间(秒)变化的曲线图。
[0009]参考图2，富硅层的电荷存储能力的快速衰退由编程阈值电压(VTP) 202和擦除阈值电压(VTE) 204会聚至规定的最小值206来表示。参考图3，富氧层获得了 VTP 302和VTE304之间减小的间隔。如线条306所示，这种方法并没有明显延长器件的整个有用的使用寿命O
【附图说明】
[0010]本发明的实施方案通过举例而不是限制的方式在附图的各个图中说明，其中:
[0011]图1示出了传统非易失性电荷俘获存储器件的横截面视图。
[0012]图2是传统非易失性电荷俘获存储器件的阈值电压(V)随保持时间(秒)变化的曲线图。
[0013]图3是传统非易失性电荷俘获存储器件的阈值电压(V)随保持时间(秒)变化的曲线图。
[0014]图4示出了根据本发明的实施方案的非易失性电荷俘获存储器件的横截面视图。
[0015]图5示出了根据本发明的实施方案的非易失性电荷俘获存储器件的横截面视图。
[0016]图6A示出了表示形成根据本发明的实施方案的非易失性电荷俘获存储器件的一个步骤的横截面视图。
[0017]图6B示出了表示形成根据本发明的实施方案的非易失性电荷俘获存储器件的一个步骤的横截面视图。
[0018]图6C示出了表示形成根据本发明的实施方案的非易失性电荷俘获存储器件的一个步骤的横截面视图。
[0019]图6D示出了表示形成根据本发明的实施方案的非易失性电荷俘获存储器件的一个步骤的横截面视图。
[0020]图6E示出了表示形成根据本发明的实施方案的非易失性电荷俘获存储器件的一个步骤的横截面视图。
[0021]图6F示出了表示形成根据本发明的实施方案的非易失性电荷俘获存储器件的一个步骤的横截面视图。
[0022]图6G示出了表示形成根据本发明的实施方案的非易失性电荷俘获存储器件的一个步骤的横截面视图。
[0023]图6H示出了表示形成根据本发明的实施方案的非易失性电荷俘获存储器件的一个步骤的横截面视图。
[0024]图61示出了表示形成根据本发明的实施方案的非易失性电荷俘获存储器件的一个步骤的横截面视图。
[0025]图7A示出了表示形成根据本发明的实施方案的非易失性电荷俘获存储器件的一个步骤的横截面视图。
[0026]图7B示出了表示形成根据本发明的实施方案的非易失性电荷俘获存储器件的一个步骤的横截面视图。
[0027]图7C示出了表示形成根据本发明的实施方案的非易失性电荷俘获存储器件的一个步骤的横截面视图。
[0028]图8A示出了包括ONNO叠层的非易失性电荷俘获存储器件的横截面视图。
[0029]图SB示出了包括0Ν0Ν0叠层的非易失性电荷俘获存储器件的横截面视图。
[0030]图9示描绘了表示制造包括分离多层电荷俘获区的非易失性电荷俘获存储器件的方法的一系列操作的流程图。
[0031]图1OA示出了包括分离电荷俘获区域的非平面多栅极器件。
[0032]图1OB示出了图1OA中的非平面多栅极器件的横截面视图。
[0033]图1lA和图1lB示出了包括分离电荷俘获区域和水平纳米线沟道的非平面多栅极器件。
[0034]图1lC示出了图1lA中的非平面多栅极器件的垂直串的横截面视图。
[0035]图12A和图12B示出了包括分离电荷俘获区域和垂直纳米线沟道的非平面多栅极器件。
[0036]具体描沐
[0037]在此将对非易失性电荷俘获存储器件和形成该器件的方法进行描述。在下面的描述中，将阐述大量的具体细节，如具体尺寸，以便提供对本发明的全面理解。对本领域的技术人员明显的是，本发明可以在没有这些具体细节下被实践。在其他情形中，熟知的处理步骤，如图案化步骤或湿法化学清洗步骤，不进行细节描述以避免对本发明产生不必要的晦解。此外，应该理解的是，图中所示的不同实施方案是说明性的表示并不一定按比例绘制。
[0038]在此公开的是非易失性的电荷俘获存储器件。该器件可包括具有沟道区和一对源极区和漏极区的衬底。栅叠层可以形成在衬底上面，在沟道区上方并且在一对源极区和漏极区之间。在一个实施方案中，栅叠层包括具有第一氘化层的多层电荷俘获区。多层电荷俘获区还可以包括无氘电荷俘获层。可选择地，多层电荷俘获区可包括具有氘浓度低于第一氘化层的氘浓度的部分氘化电荷俘获区域。
[0039]包括具有氘化层的多层电荷俘获区的非易失性电荷俘获存储器件可以呈现改进的编程和擦除速度和数据保持。根据本发明的实施方案，氘化层形成在多层电荷俘获区的电荷俘获层和隧道介电层之间。在一个实施方案中，氘化层基本上是无陷阱的，并且消除擦除和编程循环期间的热电子衰退。通过在隧道介电层和多层电荷俘获区的电荷俘获层之间并入无陷阱层，擦除和编程循环中的Vt偏移可以被减小且保持可以被增强。根据本发明的另一个实施方案，第二氘化层也被形成在多层电荷俘获区的电荷俘获层和栅叠层的顶部介电层之间。
[0040]非易失性电荷俘获存储器件可包括具有氘化层的多层电荷俘获区。图4示出根据本发明的实施方案的非易失性电荷俘获存储器件的横截面视图。
[0041]参考图4，半导体器件400包括在衬底402上方形成的栅叠层404。半导体器件400还包括栅叠层404的任一侧上的在衬底402里的源极区和漏极区410，它们定义了在栅叠层404下面的衬底402里的沟道区412。栅叠层404包括隧道介电层404A、多层电荷俘获区404B、顶部介电层404C和栅极层404D。因此，栅极层404D与衬底402是电隔离的。多层电荷俘获区404B包括多层电荷俘获区404B的电荷俘获层408和隧道介电层404A之间的氘化层406。一对介电间隔物414隔离栅叠层404的侧壁。
[0042]半导体器件400可以是任何非易失性电荷俘获存储器件。在一个实施方案中，半导体器件400是闪存类型的器件，其中电荷俘获层是导体层或半导体层。根据本发明的另一实施方案，半导体器件400是SONOS类型的器件，其中电荷俘获层是绝缘层。通常，SONOS代表“半导体-氧化物-氮化物-氧化物-半导体”，其中第一个半导体是指沟道区的材料，第一个氧化物是指隧道介电层，“氮化物”是指电荷俘获介电层，第二个“氧化物”是指顶部介电层(也称为阻挡介电层(blocking dielectric layer))，并且第二个“半导体”是指栅极层。然而，SONOS类型的器件不受限于这些具体的材料，正如下面描述的。
[0043]因此，衬底402和沟道区412可以由适合于半导体器件制造的任何材料构成。在一个实施方案中，衬底402是由单晶体材料所构成的体衬底(bulk substrate)，该单晶体材料可以包括但不限于硅、锗、硅锗或II1-V族化合半导体材料。另一实施方案中，衬底402包括具有顶部外延层的体层。在特定的实施方案中，体层由单晶体材料构成，该单晶体材料可以包括但不限于硅、锗、硅锗、II1-V族化合物半导体材料和石英，而顶部外延层是由单晶体层构成，该单晶体层可包括，但不限于:硅、锗、硅锗和II1-V族化合物半导体材料。另一实施方案中，衬底402包括在较低的体层上的中间隔离物层上的顶部外延层。该顶部外延层是由单晶体层构成，该单晶体层可包括但不限于硅(即，形成绝缘物上的硅(SOI)的半导体衬底)、锗、硅锗和II1-V组化合物半导体材料。绝缘层是由可以包括但不限于二氧化硅、氮化硅、氧氮化硅的材料构成。较低的体层是由单晶体材料构成，该单晶体材料可以包括但不限于硅、锗、硅锗、II1-V族化合物半导体材料和石英。因此，衬底402和沟道区412可以包括掺杂剂杂质原子。在特定实施方案中，沟道区412是P型掺杂，而在可选择的实施方案中，沟道区412是N型掺杂。
[0044]在衬底402中的源极区和漏极区410可以是与沟道区412具有相反导电性的任何区域，例如，根据本发明的实施方案中，源极区和漏极区41