储器件的源极1108和漏极1110。如实施方案所示，器件具有栅极全环绕(gate-all-around)(GAA)结构，在该栅极全环绕结构中，纳米线沟道区1102被器件的栅极1112在所有面上包围。栅极1112的厚度(从源极方向到漏极方向测量)决定器件沟道区的有效长度。
[0105]根据本公开内容，图1lA中的非平面多栅极存储器件1100可以包括分离多层电荷俘获区。图1lB是图1lA的非平面存储器件的一部分横截面视图，该视图包括衬底1106、纳米线沟道区1102和栅极1112的一部分，用于阐释分离多层电荷俘获区。参考11B，除了分离多层电荷俘获区之外，栅极1112还包括覆盖纳米线沟道区1102的隧道介电层1114、阻挡介电层1116和覆盖阻挡层的栅极层1118以形成存储器件1100的控制栅极。栅极层1118可以包括金属或掺杂多晶硅。
[0106]分离多层电荷俘获区包括覆盖隧道介电层1114的至少一个第一氘化层1120、内部层或第一氮化物层1122或覆盖第一氘化层1120的包括氮化物的层、以及外部层或第二氮化物层1124或覆盖第一氮化物层1122的包括氮化物的层。通常，第二氮化物层1124包括富硅、贫氧氮化物层并且包括分布在分离多层电荷俘获区的大部分电荷陷阱，而第一氮化物层1122包括富氧氮化物或氧氮化硅，并且相对于第二氮化物层1124是富氧的以减少在第一氮化物层中的电荷数。
[0107]在所示出的一些实施方案中，多层电荷俘获区还包括分隔第二氮化物层1124和第一氮化物层1122的至少一个薄的中间氧化物层或抗隧穿层1126。如上所述，抗隧穿层1126显著减小了编程期间积累在第二氮化物层1124边界的电子电荷隧穿进入第一氮化物层1122的概率。
[0108]同上面所描述的实施方案一样，第一氮化物层1122和第二氮化物层1124中的任一层或两层都可以包括氮化硅或氧氮化硅。例如，第一氮化物层1122可以通过包括具有被调整为提供富硅和富氧的第一氮化物层的比和流速的队0/順3和DCS/NH 3的气体混合物的CVD工艺形成。第二氮化物层1124所具有的氧、氮、和/或硅的化学计量组成不同于第一氮化物层1122的氧、氮、和/或硅的化学计量组成，并且也可以通过包括具有被调整为提供富硅贫氧的第二氮化物层的比和流速的DCS/NH#P 10/順3的气体混合物的CVD工艺形成或沉积。
[0109]在那些包括含有氧化物的抗隧穿层1126的实施方案中，抗隧穿层可以通过使用自由基氧化将第一氮化物层1122氧化至所选的深度来形成。例如，可以在1000-1100摄氏度的温度下使用单晶片工具、或在800-900摄氏度的温度下使用批处理反应器工具来进行自由基氧化。可以在300-500托的压力下针对批处理工艺使用4和O2的气体混合物、或使用单汽相工具时在10-15托下使用HjP O2的气体混合物、在使用单晶片工具时持续使用H2和O2的气体混合物1-2分钟的时间段、或在使用批处理工艺时持续使用HjP O 2的气体混合物30分钟-1小时。
[0110]在所示的一些实施方案中，多层电荷俘获区1014还包括覆盖第二氮化物层1124的、并且分隔第二氮化物层和阻挡介电层1116的第二氘化层1128。同上面所描述的实施方案一样，第二氘化层1128所具有的氘浓度低于第一氘化层1120中的氘浓度。
[0111]图1lC示出了布置在比特成本可扩展(Bit-Cost Scalable)或BiCS结构1130中的、图1lA中的非平面多栅极器件1100垂直串的横截面视图。结构1130包括非平面多栅极器件1100的垂直串或叠层，其中每个器件或单元都包括覆盖衬底1106的沟道区1102，并且沟道区1102连接存储器件的源极和漏极(没有在此图中示出)，并且具有栅极全环绕结构(GAA)，在该栅极全环绕结构中，纳米线沟道区1102被栅极1112全面封闭。相比简单的层堆叠，BiCS结构减少了关键的光刻步骤，导致每个存储比特的成本降低。
[0112]在另一个实施方案，存储器件是或包括含有垂直纳米线沟道的非平面的器件，该纳米线沟道是由在衬底上的许多导电层、半导体层上突出的或从许多导电层、半导体层中突出的半导体材料中或从所述半导体材料中形成的。在这个实施方案的一个版本中，如图12A的剖面图所示，存储器件1200包括:在半导体材料的圆柱体里形成的、连接器件的源极1204和漏极1206的垂直纳米线沟道区1202。沟道区1202被隧道介电层1208、多层电荷俘获区1210、阻挡层1212和覆盖阻挡层的栅极层1214包围以形成存储器件1200的控制栅极。沟道区1202可以包括环形区域，该环形区域位于半导体材料的基本上实心的圆柱体的外层中，或可以包括环形层，该环形层在介电填充材料的圆柱体上方形成。同上面所描述的水平纳米线一样，沟道区1202可以包括多晶硅或重结晶多晶硅以形成单晶硅沟道。可选地，其中沟道区1202包括结晶硅，沟道可以被形成以具有相对于沟道长轴的〈100〉表面晶向。
[0113]在一些实施方案中，如图12B所示，多层电荷俘获区1210可以是包括覆盖隧道介电层1208的至少一个第一氖化层1216、内部层或第一氮化物层1218或覆盖第一氖化层1216的包括氮化物的层、以及外部层或第二氮化物层1220或覆盖第一氮化物层1218的包括氮化物的层的分离多层电荷俘获区。可选地，如实施方案所示，第一氮化物层1218和第二氮化物层1220可以由中间氧化物层或抗隧穿层1222分隔。
[0114]同上面所描述的实施方案一样，第一氮化物层1218和第二氮化物层1220中的任一层或两层都可以包括氮化硅或氧氮化硅。例如，第一氮化物层1218可以通过包括具有被调整为提供富硅且富氧的第一氮化物层的比和流速的队0/順3和DCS/NH3气体混合物的CVD工艺形成。第二氮化物层1220具有不同于第一氮化物层1218的氧、氮和/或硅的化学计量组成，并且也可以通过使用包括具有被调整为提供富硅、贫氧的第二氮化物层的比和流速的DCS/NH#P N 20/ΝΗ3气体混合物的处理气体的CVD工艺被形成或沉积。
[0115]在所示出的一些实施方案中，多层电荷俘获区1210还包括覆盖第二氮化物层1220、并分隔第二氮化物层和阻挡介电层1212的第二氘化层1224。同上面所描述的一样，第二氘化层1224所具有的氘浓度低于第一氘化层1216中的氘浓度。
[0116]因此，非易失性电荷俘获存储器件已经被公开。器件包括具有沟道区和一对源极和漏极区的衬底。栅叠层在衬底的上面且在沟道区上方并且在一对源极和漏极区之间。根据本发明的实施方案，栅叠层包括具有第一氘化层的多层电荷俘获区。在一个实施方案中，多层电荷俘获区还包括无氘电荷俘获层。在可选择的实施方案中，多层电荷俘获区包括具有氘浓度低于第一氘化层中的氘浓度的部分氘化电荷俘获层。
【主权项】
1.一种电荷俘获存储器件，包括: 衬底，其具有源极区、漏极区、以及电连接所述源极区和所述漏极区的沟道区； 隧道介电层，其被布置成在所述衬底上方并盖住所述沟道区；以及多层电荷俘获区，其包括置于所述隧道介电层上的第一氘化层、置于所述第一氘化层上的第一氮化物层、以及置于所述第一氮化物层上的第二氮化物层。2.根据权利要求1所述的存储器件，其中，所述第一氘化层包括用于形成所述第一氮化物层的材料的氘化衍生物。3.根据权利要求2所述的存储器件，其中，所述第一氮化物层被氘化，并且其中，在所述第一氮化物层中的氘浓度低于所述第一氘化层中的氘浓度。4.根据权利要求3所述的存储器件，其中，存在从所述第一氘化层的氘的高浓度到所述第一氮化物层中的氘的低浓度的氘原子浓度的梯度。5.根据权利要求1所述的存储器件，其中，所述第一氮化物层包括基本上无陷阱的富氧的氮化物层，并且所述第二氮化物层包括陷阱密集的贫氧的氮化物层。6.根据权利要求1所述的存储器件，还包括置于所述第二氮化物层之上的第二氘化层O7.根据权利要求1所述的存储器件，其中，所述沟道区包括重结晶的多晶硅。8.根据权利要求1所述的存储器件，其中，所述多层电荷俘获区还包括抗隧穿层，所述抗隧穿层包括分隔所述第一氮化物层和所述第二氮化物层的氧化物。9.一种电荷俘获存储器件，包括: 衬底，其具有源极区、漏极区、以及由覆盖所述衬底上的表面的半导体材料的薄膜形成且电连接源极和漏极的沟道区； 隧道介电层，其布置成在所述衬底上方并盖住所述沟道区；以及多层电荷俘获区，其包括置于所述隧道介电层上的第一氘化层、置于所述第一氘化层上的第一氮化物层、以及置于第一层上的第二氮化物层。10.根据权利要求9所述的存储器件，其中，所述第一氮化物层被氘化，并且其中，所述第一氮化物层中的氘浓度低于所述第一氘化层中的氘浓度。11.根据权利要求9所述的存储器件，还包括置于所述第二氮化物层上方的第二氘化层O12.根据权利要求9所述的存储器件，其中，所述沟道区包括多晶硅。13.根据权利要求12所述的存储器件，其中，所述沟道区包括重结晶的多晶硅。14.一种电荷俘获存储器件，包括: 垂直沟道，其由从衬底上的表面上形成的第一扩散区域延伸到所述衬底的所述表面的上方形成的第二扩散区域的半导体材料的突起物形成，所述垂直沟道将所述第一扩散区域电连接到所述第二扩散区域； 隧道介电层，其邻接所述垂直沟道； 多层电荷俘获区，其包括邻接所述隧道介电层的第一氘化层、邻接所述第一氘化层的包括富氧氮化物的第一氮化物层、以及覆盖所述第一氮化物层的包括富硅贫氧氮化物的第二氮化物层。15.根据权利14所述的存储器件，其中，所述第一氮化物层被氘化，并且其中，所述第一氮化物层中的氘浓度低于所述第一氘化层中的氘浓度。16.根据权利要求14所述的存储器件，还包括覆盖所述第二氮化物层的第二氘化层。17.根据权利要求14所述的存储器件，其中，所述沟道区包括重结晶的多晶硅。18.根据权利要求14所述的存储器件，其中，所述多层电荷俘获区还包括抗隧穿层，所述抗隧穿层包括分隔所述第一氮化物层和所述第二氮化物层的氧化物。19.根据权利要求18所述的存储器件，其中，所述沟道区包括多晶硅。20.根据权利要求19所述的存储器件，其中，所述沟道区包括重结晶的多晶硅。
【专利摘要】改进电荷俘获存储器件和由此制造的制品。在一个实施方案中，电荷俘获器件包括：具有源极区、漏极区以及电连接源极和漏极的沟道区的衬底。隧道介电层被置于衬底上方，且盖住沟道区，并且多层电荷俘获区被置于隧道介电层上。多层电荷俘获区包括置于隧道介电层上的第一氘化层、置于第一氘化层上的第一氮化物层、以及置于第一氮化物层之上的第二氮化物层。
【IPC分类】H01L29/792
【公开号】CN104937721
【申请号】CN201380045640
【发明人】赛格·利维, 斐德列克·杰能, 克里希纳斯瓦米·库马尔
【申请人】赛普拉斯半导体公司
【公开日】2015年9月23日
【申请日】2013年7月1日
【公告号】WO2014008157A1, WO2014008157A9