高性能层叠封装体的制作方法
【专利说明】高性能层叠封装体
[0001]相关申请的交叉引用
[0002]本申请是2012年12月10日提交的美国专利申请第13/709，723号的接续案，其公开内容以引用的方式并入本文。
技术领域
[0003]本申请的主题涉及微电子封装体和包含微电子封装体的组件。
【背景技术】
[0004]半导体芯片通常设置为单独的、预先封装的单元。标准芯片具有扁平的、矩形的、具有大正面的本体，该大正面具有连接至芯片的内部电路系统的接触。每个单独的芯片通常包含在具有连接至芯片的接触的外部端子的封装体中。而该端子，即封装体的外部连接点，又配置为电连接至电路面板，诸如印刷电路面板。在许多常规设计中，芯片封装体占用的电路面板的面积区域远大于芯片本身的面积区域。如在本公开中参照具有正面的扁平芯片所使用的，“芯片的面积区域”应该理解为指正面的面积区域。
[0005]在“倒装芯片”设计中，芯片的正面面对封装体电介质元件即封装体基底的面，并且在芯片上的接触通过焊料凸块或者其他连接元件而直接地键合至在基底的面上的接触。而该基底又可以通过覆在基底上的外部端子而键合至电路面板。“倒装芯片”设计提供了较紧凑的布置；每个封装体占用的电路面板的面积区域等于或者略大于芯片的正面的面积区域，诸如在例如共同转让美国专利第5，148，265,5, 148，266和5，679，977的特定实施例中所公开的，其公开内容以引用的方式并入本文。特定创新性安装技术提供了接近或者等于常规倒装芯片键合的紧凑性。可以将单个芯片容纳在等于或者略大于芯片自身面积区域的电路面板面积区域中的封装体，通常称为“芯片级封装体”。
[0006]在芯片的任何物理布置中，大小都是一个重要的考虑。随着便携式电子装置的快速发展，对芯片的更加紧凑的物理布置的需求已经变得更加强烈。仅仅举例说明，通常称为“智能手机”的装置将蜂窝电话的功能与强大的数据处理器、存储器(memory)和辅助装置(诸如，全球定位系统接收器、电子照相机和局域网连接)连同高分辨率显示器及相关图像处理芯片，整合在一起。这种装置可以将各种能力，诸如完整的互联网连接、包括全分辨率视频的娱乐、导航、电子银行等，全部设置在口袋大小的装置中。复杂的便携式装置要求将大量芯片封装到小空间中。而且，这些芯片中的一些具有许多输入输出连接，通常称为“ I/O”。这些I/O必须与其他芯片的I/O互连。形成互连的部件不应该极大地增加组件的大小。相似的需要也出现在其他应用中，例如，在需要增加性能并且减小大小的在数据服务器中，诸如用于互联网搜索引擎的那些数据服务器。
[0007]包含存储器存储阵列的半导体芯片，尤其是动态随机存取存储器芯片(DRAM)和闪速存储器芯片，通常封装在单芯片或者多芯片封装体和组件中。每个封装体具有许多电连接，以便在其中的端子与芯片之间传送信号、电力和接地。电连接可以包括不同类型的导体，诸如:相对于芯片的接触承载表面在水平方向上延伸的水平导体，例如迹线、梁式引线等；相对于芯片的表面在竖直方向上延伸的竖直导体，诸如过孔；以及相对于芯片的表面在水平方向和竖直方向两者上延伸的接线键合。
[0008]将在封装体内的信号传输至多芯片封装体的芯片面临特定挑战，特别是为在封装体中的两个或者更多个芯片所共用的信号，诸如时钟信号以及用于存储器芯片的地址信号和选通信号。在这种多芯片封装体中，在封装体的端子与芯片之间的连接路径的长度可以不同。不同的路径长度可以使信号在端子和每个芯片之间的输送需要更长或者更短的时间。信号从一点至另一点的输送时间称为“传播延迟”，并且是导体长度、导体的结构、以及与此离得很近的其他电介质结构或者导电结构的函数。
[0009]两个不同的信号到达特定位置处的时间差也可以称为“时滞”。特定信号在两个或者更多个位置处的到达时间的时滞取决于:传播延迟、以及特定信号开始朝着该位置输送的时间两者。时滞可以或者可以不影响电路性能。当在信号的同步组中的所有信号一起时滞时，时滞对性能的影响通常很小，在这种情况下，在需要时，针对操作所需要的所有信号一起到达。然而，当操作所需的一组同步信号中的不同信号在不同时间到达时，情况并非如此。在这种情况下，时滞会影响性能，因为不可以执行操作，除非所有需要的信号都已经到达。此处描述的实施例可以包括在共同待决的美国临时专利申请第61/506，889 (TESSERA3.8-664)号中公开的使时滞最小化的特征，该申请的公开内容以引用的方式并入本文。
[0010]常规的微电子封装体可以包含配置为主要提供存储器存储阵列功能的微电子元件，即，包含很大量的用于提供存储器存储阵列功能而非任何其他功能的有源器件的微电子元件。该微电子元件可以是或者可以包括DRAM芯片或者这种半导体芯片的堆叠电互连组件。通常，该封装体的所有端子都放置在与安装有该微电子元件的封装体基底的一个或者多个外围边缘相邻的列的组中。
[0011]鉴于前述，可以对多芯片微电子封装体和组件做出特定改进以便改进电气性能。本发明的这些属性可以通过构成如在后文中描述的微电子封装体和组件来实现。
【发明内容】
[0012]根据本发明的一个方面，微电子组件可以包括:第一封装体，其包括微电子元件，该微电子元件包含处理器；以及第二封装体，其电连接至第一封装体。第一封装体可以在其面处具有处理器封装体端子。第二封装体可以包括其中每个都具有存储器存储阵列功能的两个或者更多个微电子元件，其中每个微电子元件具有元件面以及在相应的元件面处的多个接触。第二封装体也可以包括其中每个都与元件面的相对的上封装体面和下封装体面平行，其中上封装体面由覆在该两个或者更多个微电子元件的元件面上面的介电层的表面限定。该两个或者更多个微电子元件中的相应微电子元件的边缘的至少部分可以彼此间隔开，以便在边缘之间限定中央区域，该中央区域不覆在第二封装体的微电子元件的任何元件面上面。
[0013]第二封装体也可以包括在上封装体面处的上端子以及在下封装体面处的下端子，该下端子配置为将组件与在其外部的部件电连接。上端子可以联接至处理器封装体端子，并且可以与接触中的至少一些电连接。第二封装体也可以包括如下的导电结构，该导电结构与中央区域对准并且延伸通过第二封装体以将下端子与下列各项中的至少一项电连接:上端子或者接触。
[0014]在一个实施例中，微电子组件也可以包括外围导电互连结构，该外围导电互连结构与外围区域对准，该外围区域限定在第二封装体的中央区域与外边缘之间的并且不覆在第二封装体的微电子元件的任何元件面上面。外围导电互连结构可以将下端子与下列各项中的至少一项连接:上端子或者接触。在一个具体示例中，导电结构的与中央区域对准的至少部分可以配置为将电力或者接地中的至少一项传送至上端子。在一个示例性实施例中，与中央区域对准的导电结构的至少部分可以配置为将电力或者接地中的至少一项传送至第二封装体的微电子元件的接触。在一个示例中，外围导电互连结构中的至少一些可以配置为将数据信号传送至上端子。
[0015]在特定实施例中，上端子和下端子中的每一个可以包括在中央区域处的中央端子以及在外围区域处的外围端子。上端子可以包括覆在第二封装体的微电子元件中的至少一个的元件面上面的中间端子。在一个实施例中，上端子中的至少一些可以覆在第二封装体的微电子元件中的至少一个的元件面上面。在一个特定示例中，上端子中的至少一些可以电连接至第二封装体的微电子元件中的至少一个的接触，并且连接至上端子中的至少一些的处理器封装体端子可以电连接至第一封装体的微电子元件的接触。
[0016]在一个示例性实施例中，上端子中的至少一些可以配置为传送下列各项中的至少一项:数据信号或者地址信息，其可供在第二封装体内的电路系统用于从第二封装体的微电子元件中的至少一个的存储器存储阵列的所有可用的可寻址存储单元(memorylocat1n)中确定可寻址存储单元。在一个示例中，上端子和下端子中的至少一些可以在第二封装体内电连接至第二封装体的微电子元件的接触。在一个特定实施例中，第一封装体的微电子元件可以电连接至第二封装体的微电子元件中的第一个微电子元件，并且第二封装体的微电子元件中的第一个微电子元件可以电连接至第二封装体的微电子元件中的第二个微电子元件。
[0017]在一个实施例中，与中央区域对准的导电结构的第一部分可以在第二封装体内电连接至第二封装体的微电子元件的接触，并且与中央区域对准的导电结构的第二部分可以在第二封装体内与第二封装体的微电子元件电绝缘。在一个特定示例中，与中央区域对准的导电结构的至少部分可以在第二封装体内与第二封装体的微电子元件电绝缘。在一个示例性实施例中，外围导电互连结构中的至少一些可以在第二封装体内与第二封装体的微电子元件电绝缘。
[0018]在一个特定示例中，导电结构可以包括接线键合的键合过孔阵列，所述接线键合键合至在介电层的表面处的导电元件。在一个示例性实施例中，中央区域可以在第二封装体的相对的第一与第二横向边缘之间的距离的中间三分之一内延伸，该横向边缘与第二封装体的上封装体面远离地延伸。
[0019]在一个示例中，微电子组件也可以包括散热器，该散热器与第一封装体的微电子元件热连通。在一个特定示例中，散热器可以至少部分地覆在第一封装体的微电子元件的背面上面、并且远离第一封装体的表面。在一个特定实施例中，第一封装体可以包括电连接至第一封装体的微电子元件的至少一个无源元件，该至少一个无源元件设置为与第一封装体的微电子元件的外围边缘相邻。在一个实施例中，该至少一个无源元件包括至少一个解親电容器。
[0020]在一个实施例中，第二封装体的微电子元件整体可以包含很大量的用于提供存储器存储阵列功能而非任何其他功能的有源器件。在一个示例性实施例中，微电子元件的元件面中的每一个可以设置在与第二封装体的上封装体面平行的单个平面中。在一个特定示例中，第二封装体包括基底，以及限定第二封装体上封装体面的介电层表面可以是基底的第一表面。
[0021]在一个示例性实施例中，介电层可以形成在微电子元件的表面上，并且第二封装体可以包括迹线，该迹线形成在介电层上并且与上端子和下端子连接。在一个示例中，该微电子元件中的一个或者多个的接触可以面向并且可以电连接至在基底的与其第一表面相对的第二