度是基本上相同的，将在下面描述。
[0064]参考图6H，在图案化的栅叠层604的侧壁上形成一对介电间隔物614可能是期望的。最后，参考图61，通过将掺杂剂杂质原子660注入到衬底604暴露部分形成源极区和漏极区610。源极区和漏极区610可以分别具有结合图4和图5中的源极区和漏极区410和510所描述的任何特性。根据本发明的一个实施方案，源极区和漏极区610的轮廓是由介电间隔物614、图案化的栅叠层604和源极和漏极顶端延伸区域650来定义，如图61所描述。
[0065]非易失性电荷俘获存储器件可以被制造为包括具有多于一个氘化层的多层电荷俘获区。图7A-C示出了表示根据本发明实施方案的非易失性电荷俘获存储器件的形成步骤的横截面视图。
[0066]参考图7A，提供了在衬底702的顶面上形成的隧道介电层720。衬底702可以分别由结合图4和图5中的衬底402和502所描述的任何材料和任何特性构成。隧道介电层720可以分别由结合图4和图5中的隧道介电层404A和504A所描述的任何材料、任何工艺、任何厚度构成。
[0067]参考图7B，多层电荷俘获区722是在隧道介电层720的顶面上形成的。根据本发明的一个实施方案，多层电荷俘获区722包括在隧道介电层720和电荷俘获层726之间的第一氘化层724。此外，多层电荷俘获区722包括在电荷俘获层726顶面上的第二氘化层727，如图7B中所描绘。第一氘化层724、电荷俘获层726和第二氘化层727可以分别由结合图5中的第一氘化层506、电荷俘获层508和第二氘化层516所述的任何材料构成且具有任何厚度。多层电荷俘获区722，以及由此导致的第一氘化层724、第二氘化层727和电荷俘获层726可以由适合于在隧道介电层720上提供基本上均匀覆盖的任何工艺形成。根据本发明的实施方案，多层电荷俘获区722是由化学气相沉积工艺形成的。在一个实施方案中，使用氘化形成气体首先形成第一氘化层724，使用非氘化形成气体接着形成电子俘获层726，并且，最后使用氘化形成气体形成第二氘化层727。在特定的实施方案中，多层电荷俘获区722基本由氧氮化硅构成，其中第一氘化层724是使用诸如但不限于SiD4、SiD2Cl2、N20、ND3和O2的氘化形成气体先形成的。电荷俘获层626是使用诸如但不限于非氘化BTBAS、SiH4、SiH2Cl2、N20、NH#P O2的形成气体随后形成的。最后，第二氘化层727是使用诸如但不限于SiD4, SiD2Cl2、N20、NDjP O2的形成气体形成的。在特别的实施方案中，第一氘化层724、电荷俘获层726和第二氘化层727是由相同的工艺步骤构成，S卩，在相同的工艺室内且从氘化形成气体无缝转换到非氘化形成气体和返回氘化形成气体。
[0068]陡峭的氘化和非氘化的接合可以存在于第一氘化层724、第二氘化层727和电荷俘获层726的界面处。因此，根据本发明的实施方案，电荷俘获层726保持无氘。可选择地，在电荷俘获层726和第二氘化层727沉积期间或在随后的高温工艺步骤期间，第一氘化层724和第二氘化层727中存在的一些氘可以移动到电荷俘获层726。即，从第一氘化层724和第二氘化层727的氘的高浓度变化延伸至电荷俘获层726的氘的低浓度的氘原子浓度梯度可能被形成。因此，根据本发明的替代实施方案，电荷俘获层726成为部分氘化层，但是所具有的氘浓度低于第一氘化层724和第二氘化层中的氘浓度。在特定的实施方案中，氘化形成气体被利用来形成具有氘浓度低于氘化层724的氘浓度的部分氘化电荷俘获层 726。
[0069]参考图7C，类似于结合图6D-6I中所描述的那些工艺步骤的工艺步骤被执行以形成含有多于一个氘化层的非易失性电荷俘获存储器件。因此，图案化的栅叠层704是在衬底702上方形成的。源极区和漏极区710是在图案化的栅叠层704的任一侧上形成，它们定义了沟道区712。图案化的栅叠层704包括图案化的隧道介电层704A、图案化的多层电荷俘获区704B、图案化的顶部介电层704C和图案化的栅极层704D。图案化的多层电荷俘获区域704B包括将图案化的电荷俘获层708夹在中间的图案化的第一氘化层706和图案化的第二氘化层716。
[0070]实施和可诜方案
[0071]在一方面，本公开内容涉及包括一个或多个氘化层和具有两个或多于两个含氮化物层的分离多层电荷俘获区的电荷俘获存储器件。图8A是说明一个这样的实施方案的横截面侧视图的框图。
[0072]参考图8A，存储器器件800包括具有在硅衬底808的表面806上或衬底上所形成的硅层表面上所形成的分离多层电荷俘获区804的栅叠层802。通常，器件800还包括一个或多个扩散区域810，如对准栅叠层802并且由沟道区812分隔的源极区和漏极区或源极结构和漏极结构。
[0073]除了多层电荷俘获区804之外，栅叠层802还包括将栅叠层和沟道区812分隔或电隔离的薄的、隧道介电层814、顶部或阻挡介电层816和栅极层818。
[0074]多层电荷俘获区804 —般包括具有硅、氧和氮的不同组成的至少两层。在一个实施方案中，多层电荷俘获区包括含有基本上无陷阱、富硅、富氧的氮化物的第一氮化物层820和含有陷阱密集、富硅、富氮且贫氧的氮化物的第二氮化物层822。已经发现富硅、富氧的第一氮化物层820减少了编程后和擦除后的电荷损失率，这表现在保持模式下的小电压偏移。富硅、富氮和贫氧的第二氮化物层816在不影响使用硅-氧化物-氧氮化物-氧化物-硅结构的实施方案制成的存储器件的电荷损失率的条件下，提高了速度并增加了编程电压和擦除电压之间的初始差，从而延长了器件的操作寿命。
[0075]除了第一氮化物层820和第二氮化物层822之外，多层电荷俘获区804还包括一个或多个氘化层。在所示的实施方案中，多层电荷俘获区804包括分隔第一氮化物层820和隧道介电层814的第一氘化层824，和分隔第二氮化物层822和阻挡介电层818的第二氘化层826。第一氘化层824和第二氘化层826可以由用来形成第一氮化物层820和第二氮化物层822的相同的材料的氘化衍生物构成。例如，在一个实施方案中，其中第一氮化物层820和第二氮化物层822包括氮化硅和/或氧氮化硅，第一氘化层824和第二氘化层826可以由氧氮化硅的氘化衍生物构成。
[0076]在一个实施方案中，多层电荷俘获区804的总厚度的范围是5-10纳米，单个氘化层的厚度和单个氮化物层的厚度是近似相等的。
[0077]多层电荷俘获区804在第一氘化层824和第一氮化物820之间可以有陡峭界面。即，根据一个实施方案，第一氮化物层820。可选择地，从第一氘化层824的氘的高浓度变化延伸至第一氮化物层820的氘的低浓度的氘原子浓度梯度可以被形成。因此，根据可选择的实施方案，第一氮化物层820是部分氘化层，但是所具有地氘浓度低于第一氘化层824中的氘浓度。
[0078]衬底808，以及由此导致的沟道区812可以由适合于半导体器件制造的任何材料构成。在一个实施方案中，衬底802是由可以包括，但不限于:硅、锗、硅锗或II1-V族化合物半导体材料的材料构成的体衬底。在另一实施方案中，衬底808包括具有顶部外延层的体层，其中该外延层是由可以包括，但不限于硅、锗、硅锗、πι-v族化合物半导体材料和石英材料构成的，在其上或其中可制造存储器件800。衬底808，以及由此导致的沟道区812可以包括掺杂剂杂质原子。在特定的实施方案中，沟道区812包括多晶娃(polycrystallincesilicon)或多晶娃(polysilicon)，并且沟道区812是P型掺杂，或者，在一个可选择的实施方案中，沟道区是N型掺杂。在另一特定实施方案中，沟道区812包括重结晶多晶硅，并且沟道区812是P型掺杂或者N型掺杂。
[0079]衬底808中的源极区和漏极区810可以是具有与沟道区812相反导电性的任何区域。例如，在一个实施方案中，源极区和漏极区810是N型掺杂区域而沟道区812是P型掺杂区域。在这个实施方案的一个版本中，衬底808，以及由此导致的沟道区812是由含有硼浓度范围为I X 115-1 X 119个原子/cm3的硼掺杂硅构成。源极区和漏极区810是由具有N型掺杂剂浓度范围为5X1016-5X 119个原子/cm 3的磷或砷掺杂区域构成。在特定的实施方案中，源极区和漏极区810在衬底808具有范围是80-200纳米的深度。在可选择的实施方案中，源极区和漏极区810是P型掺杂区域而沟道区812是N型掺杂区域。
[0080]隧道介电层814可以是适合于在所应用的栅极偏压下允许电荷载流子隧穿到多层电荷俘获区804，同时在器件800未受到偏压时保持合适的泄漏势皇的任何材料且具有任何合适的厚度。在一个实施方案中，隧道介电层814是由热氧化作用工艺形成，并且由二氧化硅或氧氮化硅、或其组合构成。在另一个实施方案中，隧道介电层814是由化学气相沉积或原子层沉积形成，并且由包括但不限于:氮化硅、氧化铪、氧化锆、硅酸铪、氧氮化铪、锆铪氧化物和氧化镧的介电层构成。在特定的实施方案中，隧道介电层814的厚度范围是1-10纳米。在特别的实施方案中，隧道介电层814的厚度大约为2纳米。
[0081]阻挡介电层816可以是适合于在没有显著减小栅叠层802的电容的情况下保持电荷泄漏势皇的任何材料且具有任何适合的厚度。在一个实施方案中，阻挡介电层816是由化学气相沉积工艺形成并且由二氧化硅、氧氮化硅、氮化硅或其组合构成。在另一个实施方案中，阻挡介电层816是由原子层沉积形成并且由可以包括，但不限制于:氧化铪、氧化锆、硅酸铪、氧氮化铪、锆铪氧化物和氧化镧的高k介电层构成。在特定的实施方案中，阻挡介电层816的厚度的范围是1-20纳米。
[0082]栅极层818可以由适合于调节SONOS型晶体管操作期间的偏压的任何导体和半导体材料构成，其中包括掺杂多晶硅和含金属材料。在特定的实施方案中，栅极层818的厚度范围是1_20纳米。
[0083]在另一个如图SB所示的实施方案中，多层电荷俘获区804还包括带有分隔第一氮化物层820和第二氮化物层822的中间氧化物层或抗隧穿层828。在存储器件800擦除期间，空穴向阻挡介电层816移动，但是多数所俘获的空穴电荷却在第二氮化物层822中形成。在编程之后，电子电荷在第二氮化物层822的边界处积累，并且因此，第一氮化物层820的较低边界处的电荷积累量较少。此外，由于抗隧穿层828，由第二层822所俘获的电子电荷隧穿的概率显著降低。相比传统的存储器件，存储器件800导致较低的泄漏电流。
[0084]尽管如上面所示出的、所描述的有两个氮化物层，S卩，第一和第二层，但是本发明是没有这样的限制的，并且多层电荷俘获区可以包括数目为η的氮化物层，其中的任一氮化物层或所有氮化物层都可能由不同化学计量的氧、氮、和/或硅组成。特别地，含有多达五层，并且可能多于五层的多层电荷存储结构，其中每个氮化物层各自有不同的化学计量组成是被预期的。这些层中的至少一些