三维nand 装置和电荷捕获层分开以及在nand 装置中浮动栅极形成的方法
【技术领域】
[0001]本申请要求于2012年7月9日提交的美国非临时申请序列号13/544，328的权益，其全部内容通过引用并入本文。
[0002]本发明大体涉及半导体装置领域，特别涉及三维垂直NAND串和其它三维装置及其制造方法。
【背景技术】
[0003]T.Endoh 等人的标题为 “Novel Ultra High Density Memory With AStacked-Surrounding Gate Transistor (S-SGT) Structured Cell，，，IEDM Proc.(2001)33-36的文章公开了三维垂直NAND串。然而，该NAND串只提供了每单位一位元。进一步地，NAND串的有效区域由相对困难和耗时的工艺形成，该工艺包括侧间隙壁的重复形成和基板的一部分的重复蚀刻，导致了大致圆锥形的有效区域形状。
【发明内容】
[0004]一个实施例涉及一种制造装置的方法，包括在基板之上形成第一材料和第二材料的交替层的叠层。第一材料包括导电或者半导体控制栅极材料，并且第二材料包括第一牺牲材料。该方法还包括蚀刻叠层以在叠层中形成开口，穿过开口选择性地去除第二材料以形成凹槽，在该凹槽中形成阻挡电介质层以部分填充凹槽，阻挡电介质层位于控制栅极材料的表面上，以及在阻挡电介质之上形成电荷储存材料层，从而电荷储存材料层部分填充凹槽，并且位于阻挡电介质层之上。该方法还包括用第二牺牲材料填充凹槽，用第三牺牲材料至少部分填充开口，从而第三牺牲材料接触第二牺牲材料并且使第二和第三牺牲材料反应以形成包括第二和第三牺牲材料的牺牲化合物材料，其中第二和第三牺牲材料相互接触。该方法还包括，选择性地去除牺牲化合物材料和残留在凹槽中的任何第二牺牲材料，同时留下邻近控制栅极材料的垂直边缘设置的第三牺牲材料的未反应部分，以及选择性地去除位于没有被位于该控制栅极材料的垂直边缘之上的第三牺牲材料的未反应部分覆盖的凹槽中的电荷储存材料层的部分，从而形成与控制栅极材料的垂直边缘垂直分开的电荷储存部分。
[0005]另一个实施例涉及一种单片三维NAND串，包括半导体沟道，该半导体沟道的至少一个端部基本垂直于基板的主表面延伸。该串还包括多个控制栅极电极，具有基本平行于基板的主表面延伸的带形状。多个控制栅极电极至少包括位于第一装置级中的第一控制栅极电极和位于第二装置级中的第二控制栅极电极，第二装置级位于基板的主表面之上且在第一装置级下方。第一控制栅极电极与第二控制栅极电极由大致位于第一和第二控制栅极电极的主表面之间的气隙分开。该串还包括阻挡电介质层，设置为与多个控制栅极电极和多个间隔开的电荷储存部分接触。多个间隔开的电荷储存部分至少包括位于第一装置级中的第一间隔开的电荷储存部分和位于第二装置级中的第二间隔开的电荷储存部分。该串还包括隧道电介质层，位于多个间隔开的电荷储存部分的每一个和半导体沟道之间。
[0006]另一个实施例涉及一种单片三维NAND串，包括半导体沟道和多个控制栅极电极，半导体沟道的至少一个端部基本垂直于基板的主表面延伸，多个控制栅极电极具有基本平行于该基板的主表面延伸的带形状。多个控制栅极电极至少包括位于第一装置级中的第一控制栅极电极和位于第二装置级中的第二控制栅极电极，该第二装置级位于基板的主表面之上并且在该第一装置级下方。该串还包括阻挡电介质层、电荷储存区域和隧道电介质层，阻挡电介质层设置为与多个控制栅极电极接触，电荷储存区域包括嵌入电荷储存电介质基体中的金属硅化物纳米颗粒，以及隧道电介质层位于电荷储存区域和半导体沟道之间。
[0007]另一个实施例涉及一种制造垂直单片三维NAND串的方法，包括在基板之上形成第一材料和第二材料的交替层的叠层，其中第一材料包括导电或者半导体控制栅极材料；蚀刻叠层以在叠层中形成开口 ；在开口中形成阻挡电介质层，阻挡电介质层位于控制栅极材料的表面上；形成电荷储存区域，电荷储存区域包括金属硅化物纳米颗粒，金属硅化物纳米颗粒嵌入在阻挡电介质层之上的开口中的电荷储存电介质基体；在开口中形成隧道电介质层；以及在隧道电介质层之上的开口中的形成半导体沟道层。
【附图说明】
[0008]图1A-1B分别是一个实施例的NAND串的侧截面图和顶截面图。图1A是沿着图1B中的Y-Y’线的装置的侧截面图，而图1B是沿着图1A中的X-X’线的装置的侧截面图。
[0009]图2A-2B分别是另一个实施例的NAND串的侧截面图和顶截面图。图2A是沿着图2B中的Y-Y’线的装置的侧截面图，而图2B是沿着图2A中的X_X’线的装置的侧截面图。
[0010]图3是具有U形沟道的一个实施例的NAND串的侧截面图。
[0011]图4是具有U形沟道的另一个实施例的NAND串的侧截面图。
[0012]图5A-5J、6和7A-7B是示出在图1_4中示出的制造NAND串的方法的实施例的侧截面图。
[0013]图8A-8G是示出制造垂直NAND串的方法的可代替的实施例的侧截面图。
【具体实施方式】
[0014]本发明的实施例提供例如垂直NAND串阵列的存储器装置的单片三维阵列。该NAND串为垂直取向，从而至少一个存储器单元位于另一个存储器单元之上。该阵列允许NAND装置的垂直扩展以提供硅或者其它半导体材料的每单位面积的存储器单元更高的密度。
[0015]单片三维存储器阵列是其中多个存储器级形成在一个例如半导体晶片的单基板之上而没有中间基板的阵列。术语“单片”是指该阵列的每一级的层直接沉积在该阵列的每一个在下面的级的层上。比较而言，可以分开形成二维阵列，然后层叠在一起，以形成非单片存储器装置。例如，如在Leedy的名为“Three Dimens1nal Structure Memory”的美国专利US 5915167中，已经通过在分开的基板上形成存储器级并且将所述存储器级彼此叠置粘结来构造非单片叠层存储器。在粘结前，可减薄基板或者将其从存储器级去除，但是由于存储器级一开始形成在分开的基板之上，因此这样的存储器不是真正的单片三维存储器阵列。
[0016]在一些实施例中，如图1A和2A所示，单片三维NAND串180包括半导体沟道1，半导体沟道I具有基本垂直于基板100的主表面10a延伸的至少一个端部。例如，如图1A和2A所示，半导体沟道I可具有柱状并且整个柱状半导体沟道基本垂直于基板100的主表面延伸。在这些实施例中，如图1A和2A所示，装置的源/漏电极可以包括提供在该半导体沟道I下方的下电极102和形成在半导体沟道I之上的上电极202。或者，如图3和4所示，半导体沟道I可具有U形管道形状。U形管道形状半导体沟道的两个翼部Ia和Ib可基本垂直于基板100的主表面10a延伸，以及U形管道形状半导体沟道I的连接部分Ic连接基本垂直于基板100的主表面10a延伸的两个翼部Ia和lb。在这些实施例中，源电极或者漏电极202i的一个从上方接触半导体沟道的第一翼部，以及源电极或者漏电极2022的另一个从上方接触半导体沟道的第二翼部。可选的主体接触电极(未示出)可设置在基板100中，以提供从下方与半导体沟道I的连接部分的主体接触。出于清楚的目的，该NAND串的选择或者连接晶体管未在图1-4中示出。
[0017]在一些实施例中，如图2A-2B和4所示，半导体沟道I可以是被填充的结构。在一些其它的实施例中，半导体沟道I可以是中空的，例如如图1A-1B和3所示，是填充有绝缘填充材料2的中空圆柱体。在这些实施例中，可形成绝缘填充材料2以填充由半导体沟道I围绕的中空部分。
[0018]基板100可以是本领域已知的任何半导电基板，例如单晶硅、例如硅-锗或者硅-锗-碳的IV-1V族化合物、II1-V族化合物、I1-VI族化合物、在这样的基板上的外延层、或者例如硅的氧化物、玻璃、塑料、金属或者陶瓷基板的任何其它的半导电或者非半导电材料。基板100可包括制作在其上的集成电路，例如用于存储器装置的驱动电路。
[0019]任何适合的半导体材料可以用于半导体沟道1，例如硅、锗、硅锗，或者其它化合物半导体材料，例如II1-V、I1-VI，或者导电或者半导电氧化物等材料。半导体材料可以是非晶、多晶或者单晶。半导体沟道材料可由任何适合的方法形成。例如，在一个实施例中，半导体沟道材料由低压化学气相沉积(LPCVD)沉积。在一些其它的实施例中，半导体沟道材料可以是由再结晶初始沉积的非晶半导体材料形成的再结晶的多晶半导体材料。
[0020]绝缘填充材料2可包括任何电绝缘材料，例如硅的氧化物、硅的氮化物、硅的氧氮化物，或者其它高k绝缘材料。
[0021]如图1A-1B、2A-2B和3-4所示，单片三维NAND串还包括多个控制栅极电极3。控制栅极电极3可包括具有带形状的部分，该带形状的部分基本平行于基板100的主表面10a延伸。多个控制栅极电极3至少包括位于第一装置级(例如，装置级A)中的第一控制栅极电极3a和在第二装置级(例如，装置级B)中的第二控制栅极电极3b，第二装置级位于基板100的主表面10a之上并在装置级A下方。控制栅极材料可包括现有技术已知的任何一个或者多个适合的导电或者半导体控制栅极材料，例如掺杂多晶硅、钨、铜、铝、钽、钛、钴、钛的氮化物或者其合金。例如，在一些实施例中，优选多晶硅以便容易加工。
[0022]阻挡电介质7邻近控制栅极3设置，并且可围绕控制栅极3。阻挡电介质7可包括多个阻挡电介质部分，设置为与多个控制栅极电极3的相应的一个接触，例如如图3和4所示，位于装置级A中的第一阻挡电介质部分7a和位于装置级B中的第二阻挡电介质部分7b分别与控制电极3a和3b接触。
[0023]单片三维NAND串还包括多个分立电荷储存部分9，位于阻挡电介质7和沟道I之间。类似地，如图3和4所示，多个分立电荷储存部分9至少包括位于装置级A中的第一分立的电荷储存部分9a和位于装置级B中的第二分立电荷储存部分％。
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