具有耗尽型浮置栅极沟道的分裂栅存储器单元及其制造方法
【技术领域】
[0001] 本发明涉及分裂栅非易失性闪存单元及其制造方法，并且尤其涉及在浮置栅极下 方衬底中具有修改导电类型的存储器单元。
【背景技术】
[0002] 具有选择栅极、浮置栅极、控制栅极和擦除栅极的分裂栅非易失性闪存单元是本 领域中已知的。参见例如美国专利号6, 747, 310、7, 868, 375和7, 927, 994 W及公开申请 2011/0127599,该些专利和申请均W引用的方式全文并入本文W用于所有目的。该种分裂 栅存储器单元包括衬底中的沟道区，该沟道区在源极和漏极之间延伸。沟道区具有位于浮 置栅极下的第一部分(在下文中称作FG沟道，其导电性受浮置栅极控制)W及位于选择栅极 下的第二部分(在下文中称作"WL沟道"（字线)，其导电性受选择栅极控制)。
[0003] 为了针对读取、编程和擦除提高性能并降低操作电压，可优化各种绝缘W及其他 厚度。然而，存在对不能仅通过单元几何结构优化来实现的进一步单元优化的需要。
【发明内容】
[0004] 出色的单元优化已经在存储器装置中实现，该存储器装置具有：第一导电类型的 半导体材料衬底；所述衬底中的第二导电类型的第一和第二间隔开的区域，在所述衬底中 在所述第一和第二间隔开的区域之间具有沟道区；位于所述衬底上方且与所述衬底绝缘的 导电浮置栅极，其中所述浮置栅极至少部分地布置在所述第一区域和所述沟道区的第一部 分上方；与所述浮置栅极横向相邻且与所述浮置栅极绝缘的导电第二栅极，其中所述第二 栅极至少部分地布置在所述沟道区的第二部分上方且与所述第二部分绝缘，并且其中所述 沟道区第一部分的至少一部分为第二导电类型。
[0005] -种形成存储器装置的方法，包括：提供第一导电类型的半导体材料衬底；在所 述衬底中形成第二导电类型的第一和第二间隔开的区域，在所述衬底中在所述第一和第二 间隔开的区域之间具有沟道区，其中所述沟道区具有第一和第二部分；在所述沟道区第一 部分中形成具有所述第二导电类型的区域；形成位于所述衬底上方且与所述衬底绝缘的导 电浮置栅极，其中所述浮置栅极至少部分地布置在所述第一区域和所述沟道区的所述第一 部分上方；W及形成与所述浮置栅极横向相邻且与所述浮置栅极绝缘的导电第二栅极，其 中所述第二栅极至少部分地布置在所述沟道区的第二部分上方且与所述沟道区的第二部 分绝缘。
[0006] 通过对说明书、权利要求和附图的查看，本发明的其他目的和特征将变得显而易 见。
【附图说明】
[0007] 图1为四栅存储器单元的侧剖视图，其中FG沟道具有与衬底导电类型不同的区 域。
[000引图2A至图2M为根据本发明的侧剖视图，图示了用于制造非易失性存储器单元的 过程中的步骤。
[0009] 图3为H栅存储器单元的侧剖视图，其中FG沟道具有与衬底导电类型不同的区 域。
[0010] 图4为双栅存储器单元的侧剖视图，其中FG沟道具有与衬底导电类型不同的区 域。
【具体实施方式】
[0011] 本发明通过使FG沟道导电类型与衬底导电类型相反(该形成耗尽型FG晶体管)来 提升性能和耐久性，包括降低操作电压。
[0012] 图1图示了通过本发明技术形成的非易失性存储器单元10的剖视图。尽管图2 的存储器单元10是能够受益于本发明的技术的类型的示例，但是它仅是一个示例并且不 应当被视为具有限制性。存储器单元10被制作于P导电类型的基本上单晶的衬底12 (诸 如单晶娃）中。在衬底12内是第二导电类型的区域14。如果第一导电类型为P，则第二导 电类型为N。区域14与第二导电类型的另一区域16间隔开。在区域14和16之间是沟道 区18,沟道区18包括WL沟道18a和FG沟道18b，并且提供区域14和区域16之间的电荷 传导。FG沟道18b具有惨杂区19,惨杂区19具有与衬底导电类型相反的导电类型。因此， 对于P导电类型衬底，FG沟道18b中的区域19为N导电类型。作为非限制性示例，衬底12 为P导电类型，区域14和16为N+导电类型，并且FG沟道18b中的区域19为导电类型。
[0013] 选择栅极20位于衬底12上方并且与衬底12间隔开且与其绝缘，选择栅极20也 被称作字线20。选择栅极20位于沟道区18的第一部分巧P，WL沟道部分18a)上方。沟道 区18的WL沟道部分18a紧密邻接区域14。因此，选择栅极20与区域14重叠很小或不重 叠。浮置栅极22也位于衬底12上方并且与衬底12间隔开且与其绝缘。浮置栅极22位于 沟道区18的第二部分（即，FG沟道部分18b)和区域16的一部分上方。沟道区18的FG沟 道部分18b与沟道区18的WL沟道部分18a不同。因此，浮置栅极22与选择栅极20横向间 隔开并且与选择栅极20绝缘且相邻。擦除栅极24位于区域16上方且与区域16间隔开， 并且与衬底12绝缘。擦除栅极24与浮置栅极22横向绝缘且与其间隔开。选择栅极20在 浮置栅极22的一侧，并且擦除栅极24在浮置栅极22的另一侧。最后，控制栅极26位于浮 置栅极22上方并且与浮置栅极22绝缘且与其间隔开。控制栅极26位于擦除栅极24和选 择栅极20之间且与擦除栅极24和选择栅极20绝缘。
[0014] FG沟道18b中的区域19具有与限定沟道区18的衬底12的导电类型相反的导电 类型，区域19的形成提供若干优势，包括降低操作电压、更宽的操作窗口 W及更高的编程 擦除耐久性。
[0015] 利用多晶到多晶（pol}M:〇-poly)福勒-诺得海姆（Fowler-Nor化eim)电子隧穿 进行擦除，并且利用源-侧热电子注入进行编程的分裂栅存储器单元的循环耐久性受到电 荷转移介电层中的电子俘获过程的限制。单元操作窗口可被描述为擦除和编程状态中的单 元阔值电压(对应地，K。和Kp)之差，其中单元阔值电压相对于控制栅极26而测得。在浮 置栅极22和擦除栅极24之间的隧道氧化物30中W及在浮置栅极22下的浮置栅极氧化物 32中进行的循环引起电荷俘获导致操作窗口缩小。已经证明操作窗口的减小从"擦除侧" 发生，即，在循环期间K。增加，而Kp未示出显著的变化。单元擦除性能可W按照擦除期间 施加于单元的EG电压来表征，EG电压需要实现一定水平的FG电势或单元读取电流，其被 认为是状态"1"。后文将该电压称作％在循环期间％^增加，并且最后可超过用于擦 除存储器阵列的EG电压（K)。该种状况表示"擦除失败"。存储器单元耐久性能力取决于 的差。一种改善存