具有改进的栅极电荷的功率半导体晶体管的制作方法
【技术领域】
[0001]本公开内容总体上涉及半导体器件技术领域，并且具体地涉及具有开槽栅极结构(slotted gate structure)的横向扩散金属氧化物半导体场效应晶体管(LDMOS)以及其制造方法。
【背景技术】
[0002]电压稳压器，例如DC至DC转换器，提供用于电子系统的稳定电压源。低功率器件尤其需要有效的DC至DC转换器。其中一种类型的DC至DC转换器是开关式电压稳压器。开关式电压稳压器通过交替地将输入DC电压源和负载耦接和去耦接来生成输出电压。耦接动作和去耦接动作能够通过开关来执行，同时包括电容器和电感器的低通滤波器能够用于对开关的输出进行滤波，以提供DC输出电压。
[0003]图1示出了能够执行DC至DC降压转换的“降压(buck)”型开关稳压器的示例性实施方式。例如，参考图1，电路100包括:电压源103、开关稳压器102和负载113。开关式稳压器102通过输入端子114耦接至电压源103。开关式稳压器102还耦接至负载113，该负载113可以是经由输出端子112来汲取电流的另一电路。开关式稳压器102包括开关电路116，该开关电路116用作为用于交替地将输入端子114与中间端子109耦接和去耦接的功率开关。开关电路116包括第一晶体管107和第二晶体管108。通常晶体管107和晶体管108都能够实现为金属氧化物半导体场效应晶体管(MOSFET)。晶体管107具有连接至输入端子114的漏极，连接至中间端子109的源极，以及连接至控制线105的栅极。晶体管108具有连接至中间端子109的漏极，连接至低电压电位115 (例如，接地)的源极，以及连接至控制线106的栅极。
[0004]开关稳压器102包括经由控制线105和控制线106控制开关电路116的操作的控制器104。开关式稳压器102还具有输出滤波器117，该输出滤波器117包括连接在中间端子109和输出端子112之间的电感器110以及与负载113并联连接的电容器111。控制器104使开关电路116在第一导通时段与第二导通时段之间交替，其中，在所述第一导通时段内，使第一晶体管107生效而第二晶体管108失效，以使中间端子109处于基本上等于输入电压的电压，在所述第二导通时段内，使第一晶体管107失效而第二晶体管108生效，以使中间端子109处于基本上等于低电压电位115的电压的电压。这产生在中间端子109处的矩形波形，该矩形波形基本上在输入电压与等于电压电位115的电压之间切换(toggle)。中间端子109经由输出滤波器117耦接至输出端子112。输出滤波器117将中间端子109处的矩形波形转换为输出端子112处的基本DC电压。在端子112处的输出DC电压的大小取决于中间端子109处的矩形波形的占空比。
[0005]随着B⑶(双极型-CM0S-DM0S)技术的广泛使用，将控制器104、开关电路116和高精度反馈电路(图1中未示出)集成在同一芯片上是普遍的。在具有1V至200V的输入工作范围的大部分单片集成开关稳压器中，横向双扩散MOSFET (LDMOS)功率器件被用作开关元件。
[0006]图2示出了常规LDMOS器件的透视图。如图2所示，LDMOS器件200包括掺杂有P型材料或N型材料的衬底202。在衬底202之上，器件200具有掺杂有与衬底202相同类型材料的主体区203。器件200还包括掺杂有与主体区203相反类型材料(例如，如果主体区203为P型，则掺杂N型)的漂移区208。隔离区205，其可以是例如浅沟槽隔离(STI)区的氧化物填充沟槽，被形成在漂移区208内。器件200还包括源极区206和漏极区209，源极区206和漏极区209中的每一个掺杂有与主体区203相反类型材料。通过耦接至漏极区209的漏极端子215来达到(access)漏极。器件200还包括邻接源极区206的主体接触区204。邻接的区204和区206掺杂有相反类型的材料。区204和区206利用共享接触(shared contact)而被连接在一起，通过主体/源极端子214来达到该共享接触。器件200还包括栅极201，该栅极201包括栅电极层207 (例如由多晶硅构成)，栅极端子216，以及在栅电极层207下方的例如二氧化硅的绝缘层(图2中未示出)。绝缘层与区211重叠以形成沟道，并且与区202和区212重叠以形成积累区、过渡区或颈区(neck reg1n)。绝缘层从源极区206的边缘延伸至与隔离区205重叠。重叠区通常被称为场板区(field platereg1n)(图2中表示为213)。
[0007]对于图2中所示的构造，在被称为反转的过程中，向栅极端子216施加正确极性的偏压能够导致在栅极氧化物之下的区211处形成电荷承载沟道(charge-carryingchannel)，在该区211处，栅极201与主体区203重叠。端子214可以用作LDMOS器件的源极。可以通过向漏极端子215施加偏压来启动从漏极至源极的电流。在器件导通时，来自沟道211的沟道反转电荷通过过渡区212和隔离区205下的漂移区208流至漏极区209，并且然后流出漏极端子215。
[0008]在图2中的LDMOS器件200中，漂移区208能够容许高的截止状态漏极-源极电压，该漂移区208与沟道间隔开积累或过渡区。过渡区是在对器件导通电阻和击穿进行优化时的重要的设计参数。然而，因为过渡区被通常薄的栅极氧化物覆盖，所以过渡区引入相当大的密勒电容，并且构成整个栅极电荷的重要部分，其导致转换器电路中的大的开关损耗。存在用于减小密勒电容的先前尝试。例如，McGregor于2009年11月13日提交的题目为“MOS Power Transistor”的美国专利申请公开第2011/0115018号(在下文中称为“McGregor”)介绍了分裂栅极结构。虽然McGregor中的技术减少了在漂移区和过渡区上方的栅极面积，但是在McGregor中剩余的场板(通过分裂栅极而形成)需要到源极的额外线路连接。这使内部器件布线复杂，并且由于将漏极电容耦合至场板和源极而引入额外的输出电容。
[0009]因此，需要以下技术:该技术减小功率MOSFET (特别是LDMOS器件)的栅极电容，并且在其试图减小输入电容时也不需要额外布线，不会增加额外的器件输出电容。
【发明内容】
[0010]本公开内容的实施方式的另外方面和优点一部分将在随后描述中给出，一部分将在下面的描述中变得明显，或者可以通过本公开内容的实施方式的实践而获知。
[0011]根据一些实施方式，一种晶体管包括:衬底；在衬底上的栅极氧化物层以及在栅极氧化物层上的栅电极层；第一端子区；第二端子区；在栅极氧化物层下方的沟道区；以及在第二端子区与沟道区之间的积累区。栅电极层包括在积累区上方的一个或更多个开口。晶体管还包括在栅极氧化物层下方的漂移区。在一些实施方式中，晶体管还包括在栅极氧化物层下方的隔离区。在一些实施方式中，隔离区包括浅沟槽隔离(STI)区，或通过硅的局部氧化(LOCOS)而形成的区。在一些实施方式中，晶体管还包括在隔离区上方的一个或更多个开口。在一些实施方式中，开口被限定在栅电极层内。在一些实施方式中，晶体管的栅电极层上的所有区域在没有外部布线的情况下被电连接。
[0012]根据一些实施方式，一种晶体管包括:衬底；在衬底上的栅极氧化物层以及在栅极氧化物层上的栅电极层；第一端子区；第二端子区；在栅极氧化物层下方并且与第一端子区邻近的主体区；在栅极氧化物层下方并且与第二端子区邻近的漂移区；以及在漂移区上并且与第二端子区邻近的隔离区。栅电极层包括在主体区与隔离区之间的区域上方的一个或更多个开口。在一些实施方式中，隔离区包括浅沟槽隔离(STI)区。在一些实施方式中，隔离区包括通过硅的局部氧化(LOCOS)而形成的区。在一些实施方式中，晶体管还包括在隔离区上方的一个或更多个开口。
[0013]根据一些实施方式，一种用于制造晶体管的方法包括:在衬底中对第一区和第二区进行掺杂；在第二区中形成隔离区；在衬底上沉积栅极氧化物层；在栅极氧化物层上沉积栅电极层；以及在栅电极层上蚀刻一个或更多个开口。开口至少与形成第二区的衬底的部分重叠。在一些实施方式中，该方法还包括对第一区中的区域进行掺杂以形成源极区，以及对第二区中的区域进行掺杂以形成漏极区。在一些实施方式中，该方法还包括在对第一区中的区域进行掺杂以形成源极区以及对第二区中的区域进行掺杂以形成漏极区的同时，对所述一个或更多个开口进行遮挡，以防止掺杂剂进入开口。在一些实施方式中，在第二区中形成隔离区包括蚀刻沟槽以及使用氧化物填充沟槽，以形成隔离区。在一些实施方式中，在第二区中形成隔离区包括在所选区域处生长氧化物，以形成隔离区。在一些实施方式中，所述一个或更多个开口形成在第一区与隔离区之间的第二区的至少一部分上方。在一些实施方