专利名称：一种低栅极电荷深沟槽功率mos器件及其制造方法
技术领域：
本发明涉及沟槽式功率MOS器件技术领域，具体涉及一种低栅极电荷深沟槽MOS 功率器件及其制造方法。
背景技术：
沟槽功率MOS器件具有集成度高、导通电阻低、开关速度快、开关损耗小的特点， 已经在低压和中高压应用领域全面替代平面式功率MOS器件，成为功率MOS器件的主流。随 着产品应用的发展，对功率MOS器件的开关速度和开关损耗的要求越来越高，其中开关损 耗占据总损耗70X左右，普通的沟槽式M0S器件在开关特性上显得越来越不足，如何提高 开关速度并降低开关损耗对于节能及高频应用具有十分重要的意义。 造成开关损耗大和开关速度慢的原因主要是该深沟槽结构MOS器件在栅极和漏 极之间和栅极和源极之间有较大的寄生电容。该寄生电容包括栅_漏电容Cgd和栅_源电 容Cgs，在已有技术中，往往采取降低栅-漏电容Cgd的措施，如华虹NEC电子在中国专利 (申请号:200510026546.5)中提出了厚底栅氧技术(Thick bottom oxide)，从而达到降低 栅_漏电容Cgd的效果，但是，该技术的不足在于只能降低约30%左右栅-漏电容Cgd，仍 然不能满足节能及高频应用的需求。 因此，如何进一步显著地降低寄生电容，大大改善沟槽式功率MOS器件的高频性 能和开关损耗成为本技术领域技术人员的努力方向。
发明内容
本发明目的是提供一种低栅极电荷深沟槽功率MOS器件及其制造方法，其目的是 通过改进沟槽导电多晶硅和栅氧化层结构，来降低栅极电荷，从而提高开关速度和降低开 关损耗。 为达到上述目的，本发明采用的技术方案是 —种低栅极电荷深沟槽功率MOS器件，所述MOS器件为垂直MOS器件，包括位于
硅片背面的重掺杂第一导电类型漏极区，位于所述漏极区上方的轻掺杂第一导电类型杂质 的外延层；位于所述外延层上方的第二导电类型的阱层；位于所述阱层并伸入所述外延层 的沟槽；在所述第二导电类型的阱层上部且在所述沟槽四周形成具有第一导电类型的源极 区，所述沟槽内设有一个栅极导电多晶硅和一个屏蔽栅导电多晶硅，屏蔽栅导电多晶硅位 于栅极导电多晶硅下方；所述栅极导电多晶硅两侧与沟槽内壁之间设有绝缘栅氧化层，该 绝缘栅氧化层的厚度从所述阱层中部位置开始往下逐渐变厚，相应地栅极导电多晶硅的宽 度从所述阱层中部位置开始往下也逐渐变窄；所述屏蔽栅导电多晶硅两侧及底部均由屏蔽 栅氧化层包围，所述栅极导电多晶硅与所述屏蔽栅导电多晶硅由导电多晶硅间绝缘介质层 隔开。 上述技术方案中的有关内容解释如下 1、上述方案中，所述屏蔽栅氧化层的厚度大于所述绝缘栅氧化层的最小厚度。
2、上述方案中，所述沟槽顶部淀积有绝缘介质层，并在位于栅极导电多晶硅上方 和源极区上方的绝缘介质层分别开孔，在孔内设有金属连线，分别实现栅极导电多晶硅和 源极区电性连接。 —种制造上述的功率MOS器件的制造方法，包括以下步骤如下
a)提供第一导电类型的具有正、反两个主面的半导体衬底，重掺杂的第二主面作 为漏极，在位于轻掺杂的第一主面上生长第一氧化层，通过掩膜光刻及刻蚀第一氧化层形 成硬掩膜； b)以硬掩膜作为刻蚀屏蔽层，刻蚀第一主面形成深沟槽；
c)在沟槽底部及侧壁形成第二氧化层； d)在第二氧化层上沉积第一导电多晶硅层，通过回刻在沟槽内形成屏蔽栅导电多 晶硅；或者在第二氧化层上沉积第一导电多晶硅层，然后先回刻，再制作光刻胶定义出需要 刻蚀的区域，然后通过刻蚀形成屏蔽栅导电多晶硅； e)在屏蔽栅导电多晶硅上生成第三氧化层，通过化学机械研磨和刻蚀形成导电多 晶硅间绝缘介质层； f)在沟槽内热氧化生成第四氧化层，再CVD沉积第五氧化层，然后通过各向同性 刻蚀，去除沟槽内上部的第四氧化层和第五氧化层，从而形成从沟槽中部位置开始往下厚 度渐厚的绝缘栅氧化层，再通过热氧化在沟槽内形成第六氧化层，该第六氧化层厚度小于 第二氧化层； g)沉积第二导电多晶硅层，并通过回刻形成栅极导电多晶硅； h)通过光刻胶定义出阱层区域，在第一主面上部注入第二导电类型离子并通过推 阱形成第二导电类型的阱层； j)在所述阱层的上部且位于所述沟槽的四周注入第一导电类型离子形成第一导
电类型的源极区。 k)淀积绝缘层间介质层。 1)制作光刻胶，并用孔光刻版定义出连线孔区域，通过干法刻蚀形成孔，其后注入 第二导电类型杂质。 m)淀积金属层，制作光刻胶定义出金属线区域，通过干法刻蚀互联线。 n)淀积一层二氧化硅和一层氮化硅，制作光刻胶定义出金属线窗口，通过干法刻
蚀形成该窗口。 本发明工作原理是增加一个屏蔽多晶硅，并采用从阱区中部开始宽度渐变的导
电多晶硅，有效降低了改MOS器件的寄生电容，大大了提供了高频特性。 由于上述技术方案运用，本发明与现有技术相比具有下列优点和效果 1、本发明采用增加一个屏蔽多晶硅有效降低了寄生电容，提高了高频性能且降低
了开关损耗。 2、本发明采用下部宽度渐窄的导电多晶硅，降低了导电多晶硅侧壁和底部的栅极 与漏极之间寄生电容Cgd。 3、本发明导电多晶硅宽度渐变部位从阱区中部开始，既降低了栅极与漏极之间寄 生电容Cgd，也降低了栅极与源极之间寄生电容Cgs。
附图1为本发明沟槽式功率MOS器件的结构示意图；
附图2为现有技术功率M0S器件仿真测试图； 附图3为本发明具有屏蔽栅导电多晶硅的功率MOS器件仿真测试图； 附图4为本发明具有宽度渐变的栅极导电多晶硅加屏蔽栅导电多晶硅的功率MOS
器件仿真测试图。 以上附图中1、漏极区；2、外延层；3、阱层；4、沟槽；5、绝缘栅氧化层；6、源极区； 7、栅极导电多晶硅；8、屏蔽栅导电多晶硅；9、屏蔽栅氧化层；10、导电多晶硅间绝缘介质 层；11、绝缘介质层；12、金属连线。
具体实施例方式
下面结合附图及实施例对本发明作进一步描述 实施例一种低栅极电荷深沟槽功率MOS器件及其制造方法 所述MOS器件为垂直MOS器件，包括位于硅片背面的重掺杂第一导电类型漏极区 l，位于所述漏极区1上方的轻掺杂第一导电类型杂质的外延层2 ;位于所述外延层2上方 的第二导电类型的阱层3 ;位于所述阱层3并伸入所述外延层2的沟槽4 ;在所述第二导电 类型的阱层3上部且在所述沟槽4四周形成具有第一导电类型的源极区6，其特征在于所 述沟槽4内设有一个栅极导电多晶硅7和一个屏蔽栅导电多晶硅8，屏蔽栅导电多晶硅8位 于栅极导电多晶硅7下方；所述栅极导电多晶硅7两侧与沟槽4内壁之间设有绝缘栅氧化 层5，该绝缘栅氧化层5的厚度从所述阱层3中部位置开始往下逐渐变厚，相应地栅极导电 多晶硅7的宽度从所述阱层3中部位置开始往下也逐渐变窄；所述屏蔽栅导电多晶硅8两 侧及底部均由屏蔽栅氧化层9包围，所述屏蔽栅氧化层9的厚度大于所述绝缘栅氧化层5 的最小厚度，所述栅极导电多晶硅7与所述屏蔽栅导电多晶硅8由导电多晶硅间绝缘介质 层10隔开。所述沟槽4顶部淀积有绝缘介质层11，并在位于栅极导电多晶硅7上方和源极 区6上方的绝缘介质层11分别开孔，在孔内设有金属连线12，分别实现栅极导电多晶硅7 和源极区6电性连接。 —种制造权利要求1所述的功率MOS器件的制造方法，具体步骤如下
a)提供第一导电类型的具有正、反两个主面的半导体衬底，重掺杂的第二主面作 为漏极，在位于轻掺杂的第一主面上生长第一氧化层，通过掩膜光刻及刻蚀第一氧化层形 成硬掩膜； b)以硬掩膜作为刻蚀屏蔽层，刻蚀第一主面形成深沟槽；
c)在沟槽底部及侧壁形成第二氧化层； d)在第二氧化层上沉积第一导电多晶硅层，通过回刻在沟槽内形成屏蔽栅导电多 晶硅；或者在第二氧化层上沉积第一导电多晶硅层，然后先回刻，再制作光刻胶定义出需要 刻蚀的区域，然后通过刻蚀形成屏蔽栅导电多晶硅； e)在屏蔽栅导电多晶硅上生成第三氧化层，通过化学机械研磨和刻蚀形成导电多 晶硅间绝缘介质层； f)在沟槽内热氧化生成第四氧化层，再CVD沉积第五氧化层，然后通过各向同性 刻蚀，去除沟槽内上部的第四氧化层和第五氧化层，从而形成从沟槽中部位置开始往下厚度渐厚的绝缘栅氧化层，再通过热氧化在沟槽内形成第六氧化层，该第六氧化层厚度小于 第二氧化层； g)沉积第二导电多晶硅层，并通过回刻形成栅极导电多晶硅； h)通过光刻胶定义出阱层区域，在第一主面上部注入第二导电类型离子并通过推 阱形成第二导电类型的阱层； j)在所述阱层的上部且位于所述沟槽的四周注入第一导电类型离子形成第一导 电类型的源极区。 k)淀积绝缘层间介质层； 1)制作光刻胶，并用孔光刻版定义出连线孔区域，通过干法刻蚀形成孔，其后注入 第二导电类型杂质； m)淀积金属层，制作光刻胶定义出金属线区域，通过干法刻蚀互联线； n)淀积一层二氧化硅和一层氮化硅，制作光刻胶定义出金属线窗口，通过干法刻
蚀形成该窗口。 栅极电荷与寄生电容Cgd与Cgs成反比，附图2为现有技术仿真测试图、附图3为 导电多晶硅7加上屏蔽多晶硅8的仿真测试图，附图4为宽度渐变的导电多晶硅加上屏蔽 多晶硅的仿真测试图，当电流Ig二5m—定时，比较附图2、3和4，可知本发明有效降低了寄 生电容Cgd与Cgs，从而降低了充电时间，大大提高了器件高频性能且能降低开关损耗。
上述实施例只为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人 士能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明 精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围之内。
权利要求
一种低栅极电荷深沟槽功率MOS器件，所述MOS器件为垂直MOS器件，包括位于硅片背面的重掺杂第一导电类型漏极区(1)，位于所述漏极区(1)上方的轻掺杂第一导电类型杂质的外延层(2)；位于所述外延层(2)上方的第二导电类型的阱层(3)；位于所述阱层(3)并伸入所述外延层(2)的沟槽(4)；在所述第二导电类型的阱层(3)上部且在所述沟槽(4)四周形成具有第一导电类型的源极区(6)，其特征在于所述沟槽(4)内设有一个栅极导电多晶硅(7)和一个屏蔽栅导电多晶硅(8)，屏蔽栅导电多晶硅(8)位于栅极导电多晶硅(7)下方；所述栅极导电多晶硅(7)两侧与沟槽(4)内壁之间设有绝缘栅氧化层(5)，该绝缘栅氧化层(5)的厚度从所述阱层(3)中部位置开始往下逐渐变厚，相应地栅极导电多晶硅(7)的宽度从所述阱层(3)中部位置开始往下也逐渐变窄；所述屏蔽栅导电多晶硅(8)两侧及底部均由屏蔽栅氧化层(9)包围，所述栅极导电多晶硅(7)与所述屏蔽栅导电多晶硅(8)由导电多晶硅间绝缘介质层(10)隔开。
2. 根据权利要求1所述的功率M0S器件，其特征在于所述屏蔽栅氧化层(9)的厚度大于所述绝缘栅氧化层(5)的最小厚度。
3. 根据权利要求1或2所述的功率MOS器件，其特征在于所述沟槽(4)顶部淀积有绝缘介质层(ll)，并在位于栅极导电多晶硅(7)上方和源极区(6)上方的绝缘介质层(11)分别开孔，在孔内设有金属连线(12)，分别实现栅极导电多晶硅(7)和源极区(6)电性连接。
4. 一种制造权利要求1所述的功率MOS器件的制造方法，其特征在于a) 提供第一导电类型的具有正、反两个主面的半导体衬底，重掺杂的第二主面作为漏极，在位于轻掺杂的第一主面上生长第一氧化层，通过掩膜光刻及刻蚀第一氧化层形成硬掩膜；b) 以硬掩膜作为刻蚀屏蔽层，刻蚀第一主面形成深沟槽；c) 在沟槽底部及侧壁形成第二氧化层；d) 在第二氧化层上沉积第一导电多晶硅层，通过回刻在沟槽内形成屏蔽栅导电多晶硅；或者在第二氧化层上沉积第一导电多晶硅层，然后先回刻，再制作光刻胶定义出需要刻蚀的区域，然后通过刻蚀形成屏蔽栅导电多晶硅；e) 在屏蔽栅导电多晶硅上生成第三氧化层，通过化学机械研磨和刻蚀形成导电多晶硅间绝缘介质层;f) 在沟槽内热氧化生成第四氧化层，再CVD沉积第五氧化层，然后通过各向同性刻蚀，去除沟槽内上部的第四氧化层和第五氧化层，从而形成从沟槽中部位置开始往下厚度渐厚的绝缘栅氧化层，再通过热氧化在沟槽内形成第六氧化层，该第六氧化层厚度小于第二氧化层；g) 沉积第二导电多晶硅层，并通过回刻形成栅极导电多晶硅；h) 通过光刻胶定义出阱层区域，在第一主面上部注入第二导电类型离子并通过推阱形成第二导电类型的阱层；j)在所述阱层的上部且位于所述沟槽的四周注入第一导电类型离子形成第一导电类型的源极区。
5. 根据权利要求4所述的功率M0S器件的制造方法，其特征在于j)步骤后还包括以下步骤a) 淀积绝缘层间介质层；b) 制作光刻胶，并用孔光刻版定义出连线孔区域，通过干法刻蚀形成孔，其后注入第二 导电类型杂质；c) 淀积金属层，制作光刻胶定义出金属线区域，通过干法刻蚀互联线；d) 淀积一层二氧化硅和一层氮化硅，制作光刻胶定义出金属线窗口 ，通过干法刻蚀形 成该窗口。
全文摘要
本发明涉及一种低栅极电荷深沟槽功率MOS器件及其制造方法，该MOS器件为垂直MOS器件，其沟槽内设有一个栅极导电多晶硅和一个屏蔽栅导电多晶硅，屏蔽栅导电多晶硅位于栅极导电多晶硅下方；所述栅极导电多晶硅两侧与沟槽内壁之间设有绝缘栅氧化层，该绝缘栅氧化层的厚度从所述阱层中部位置开始往下逐渐变厚，相应地栅极导电多晶硅的宽度从所述阱层中部位置开始往下也逐渐变窄；所述屏蔽栅导电多晶硅两侧及底部均由屏蔽栅氧化层包围，所述栅极导电多晶硅与所述屏蔽栅导电多晶硅由导电多晶硅间绝缘介质层隔开。
文档编号H01L21/336GK101719516SQ20091023449
公开日2010年6月2日 申请日期2009年11月20日 优先权日2009年11月20日
发明者殷允超, 秦旭光 申请人:苏州硅能半导体科技股份有限公司