驱动具有容性阻抗的器件的驱动方法和装置以及图像拾取装置的制作方法

专利名称：驱动具有容性阻抗的器件的驱动方法和装置以及图像拾取装置的制作方法
技术领域：
本发明涉及用于驱动具有容性阻抗的器件的驱动方法、采用该驱动方法的驱动装置、以及用于诸如CCD(电荷耦合器件)之类的器件的驱动电路，CCD是具有容性阻抗的典型器件。更具体地说，本发明涉及用于减小驱动时功率消耗的技术。

背景技术：
具有容性阻抗的器件的代表包括图像拾取器件以及在信号处理电路中用作延迟器件的电荷转移器件。
电荷转移器件包括布置于半导体衬底之上、通过绝缘层与该衬底分离开的一组器件。电荷转移器件的阻抗可以通过静电电容来近似。对电荷转移器件进行驱动操作引起以下问题，即在向器件进行电荷充电和从器件进行电荷放电的过程中会消耗大电流。以更高的速度对电荷转移器件进行驱动操作在向器件进行电荷充电和从器件进行电荷放电的过程中会消耗更大的电流。
已经想出各种技术作为该问题的解决方案。(建议读者参考以下文献获得更多信息，例如用作文献1的公开号为Hei 1-303756的日本专利申请早期公开、用作文献2的公开号为Hei 1-303757的日本专利申请早期公开、用作文献3的公开号为Hei 1-303758的日本专利申请早期公开以及用作文献4的公开号为Hei 11-98416的日本专利申请早期公开。) 例如，文献1至3提议了一种通过使用LC谐振电路来减小电荷耦合器件的功率消耗的配置。例如，图23所示的配置除了谐振电路之外还包括由标号L913表示的可变容性器件C4，所述谐振电路使用由标号L903表示的电感器L3和由标号C903表示的电容器C3。可变的C4是用于校正电荷耦合器件901的电容变化的调节电容器。另一方面，图24A所示的配置包括开关SW914、SW915和SW916以及并联谐振电路，该并联谐振电路使用电荷转移器件901和由标号L902表示的电感器L2。开关SW916设在并联谐振电路中，同时开关SW914和SW915将并联谐振电路连接到电源。
图24A所示的配置中所使用的三个开关SW914、SW915和SW916被控制为交替地切换谐振电路和充电周期，使得谐振周期期间从电源流出的电流减少。这样，可以实现功率消耗的减小。谐振周期是由图24B中的标号917表示的周期的部分。在谐振周期内，信号φ15导通。充电周期也是图24B所示的周期917中所包括的部分，其中信号φ15关断。在充电周期期间，从电源向电荷转移器件进行充电。
一种根据文献4中所公开的技术的配置使用开关电路，该该开关电路包括分别由如图25A所示的标号909、910和911表示的开关SW0、SW1和SW2。开关电路用于将设在电荷耦合器件的前级处的电荷转移栅电极连接到设在电荷耦合器件的后级处的电荷转移栅电极。根据这种技术，在设在前级处的电荷转移栅电极被驱动之后但在设在后级处的电荷转移栅电极被驱动之前，用于驱动电荷转移栅电极的时钟信号通道被切断。
在这种情况下，期间如图25B所示的时钟信号φ3被设于1的时段是这样一种时段，该时段紧接在设在电荷耦合器件908的前级的电荷转移栅电极被驱动之后但在设在后级处的电荷转移栅电极被驱动之前。在该时段期间，为了分别切断开关SW1和SW2从而驱动设在前级处的电荷转移栅电极和设在后级处的电荷转移栅电极，时钟信号φ1被设于0并且时钟信号φ2也被设于0。但是在φ3＝1的情况下，开关SW2被接通。就是说，通过执行控制来接通SW1和SW2但是相反地切断开关SW3或者反过来切断SW1和SW2但是相反地接通开关SW3，设在前级处的电荷转移栅电极和设在后级处的电荷转移栅电极在电荷转移期间以预先确定的定时互相连接。
通过执行这样的控制，设在前级处的电荷转移栅电极中所积累的电荷中的一些被转移到设在后级处的电荷转移栅电极中，从而允许被转移的电荷得到再循环。从而可以减少从设在电荷耦合器件的前级处的电荷转移栅电极以及设在电荷耦合器件的后级处的电荷转移栅电极的电容器中放电和向这些电容器中充电的无功能量。结果，功率消耗可被减小。
此外，用作文献5的公开号为Hei 5-122625的日本专利申请早期公开提议了图26A所示的2相谐振驱动电路。如图所示，容性负载920等价于图26B所示的容性负载921。从而，图26A所示的电路等价于图26B所示的电路。图26B所示的2相谐振驱动电路包括具有接地(GND)配置的谐振回路。通过对使用电极电容器的谐振电路的谐振状态进行设置，电流被保持在谐振回路中。从而，整个电路的功率消耗可被减小。传统谐振电路的电极电容器所消耗的功率是个问题。但是在2相谐振驱动电路的情况下，电流被保持在谐振回路中，使得功率消耗可被显著减小。
然而，2相谐振驱动电路是由与具有矩形波的信号一样包括高阶奇次谐波分量的信号控制的。因此，2相谐振驱动电路仍然具有功率消耗由于高阶谐波分量而增加的问题。
另外，根据用作文献6的公开号为Hei 5-122619的日本专利申请早期公开中所公开的一种技术，提供2相时钟信号之一的操作如图26C所示被从提供另一2相时钟信号的操作延迟了时钟信号的至少一个周期，以避免以下现象，即电荷转移由于驱动波形的第一生成驱动功率不足而失败。驱动功率不足是为CCD驱动所特有的问题。通过如上所述使提供2相时钟信号之一的操作从提供另一2相时钟信号的操作延迟，时钟信号之一的至少一个脉冲被过量的提供，以保证促成CCD转移的驱动电平。


发明内容
但是，在文献1至4所描述的配置中，执行开关控制以将电极设于由逻辑值0表示的L电平或者由逻辑值1表示的H电平，就是说，以使该电极短路或者不使之短路。因此，电路中所消耗的功率量和以前一样大。
此外，如果参考文件5中所公开的电路可以以谐振频率操作，则可以实现这样一种状态，在该状态下功率消耗实际减小至接近于0的数量。但是实际上，高阶谐波分量被包括在控制信号中。因此，功率消耗由于高阶谐波分量而增加。
此外，在文献6所描述的配置中，有必要过量地提供时钟信号之一的至少一个脉冲，以保证驱动波形的初始驱动功率。因此，功率消耗不理想地上升一增量，该增量与时钟信号之一的过量提供的脉冲相对应。为了解决该问题，希望提供这样一种配置，即能够保证驱动波形的初始驱动功率同时免于进行过量地提供时钟信号之一的至少一个脉冲的操作。
例如，在文献1至3所描述的配置中，谐振被用来在谐振电路中保持电流。从而可以减小流出到电源中的电流的幅度。结果，功率消耗可被减小。但是，谐振在视为整体的谐振电路中间歇地发生。因此，在谐振电路中保持电流的能力被降低。结果，功率消耗减小效果较小。
解决上述问题的本发明的一个目的因此是提供一种能够在对具有容性阻抗的器件进行的驱动操作中，保证初始驱动功率，同时免于进行用于过量地提供至少一个脉冲的时钟信号以保证初始驱动功率的控制的机制，以及一种能够进一步提高功耗减小效果的机制。
本发明所提供的用于驱动具有容性阻抗的器件的机制的特征在于，构造n相LC谐振电路，并设计用于驱动n相LC谐振电路的每个驱动电路的控制定时，以减小功率消耗、避免初始驱动功率的不足、并执行不造成过冲(overshoot)的驱动控制。
驱动电路所消耗的功率的减小被具体说明如下。用于驱动每个具有容性阻抗的n个器件的n相LC谐振电路被构造。n相LC谐振电路被驱动为这样一种谐振状态使得驱动电路应用于n相LC谐振电路的驱动点的逻辑电平的相位被互相偏移。此外，n相LC谐振电路的驱动点被各自驱动为一逻辑电平，该逻辑电平可以是0逻辑电平、高阻抗状态或者1逻辑电平。希望以0逻辑电平、高阻抗状态或者1逻辑电平来产生每个驱动电路的输出，并且基于被分配给驱动点的逻辑电平的控制和所分配的逻辑电平的相位的控制两者，以如下方式将逻辑电平中的特定一个和该特定逻辑电平的相位分配给每个驱动点使得对于每个时间点处的每个定时，相位和逻辑电平都不重复。
通过如上所述提供高阻抗状态，高阻抗状态可被分配给从0逻辑电平到1逻辑电平或者从1逻辑电平到0逻辑电平的信号转变的时段。通过相等地分配0逻辑电平、高阻抗状态或者1逻辑电平，信号可被处理为120度传导波形，并且信号的3次高阶谐波分量变为0。因此，可以最有效地避免高阶谐波分量所引起的功耗增大。
在专利文献1至4所述的方法中，仅以0和1逻辑电平中的任一个来执行驱动操作。另一方面，本发明的特征在于，根据本发明，高阻抗状态被引入，并且被与0和1逻辑电平良好组合，以驱动n相谐振电路的驱动点。通过设计用于设置0逻辑电平、高阻抗状态和1逻辑电平的定时，n相谐振电路可被驱动，使得n相谐振电路在谐振状态下在相位之间顺序地转变。因为0逻辑电平、高阻抗状态和1逻辑电平被从一个到另一个顺序地切换，所以至少需要三种相位。即使使用四种或者更多的相位也不会带来不便。但是，在使相位与0逻辑电平、高阻抗状态和1逻辑电平相匹配的过程中，3m(其中m是至少等于1的正整数)种相位，或者具体最少三种相位是最佳的。
要注意的是，通过基于3相谐振和逻辑电平的分配来设计控制，如文献5所述的由高阶谐波分量引起的功率消耗增大可被尽可能地避免。此外，因为电极电容通过Y-Δ转换而被分配给每个相位的电极，所以电极电容被包括在3相谐振回路的电容中。3相谐振回路的电容是稍后要参考图1说明的电容器C0的电容。因此，在文献5所描述的配置中，由具有电极电容的电容器所消耗的功率可被计入3相谐振回路。因此，根据本发明，可以使电极电容器所引起的功率消耗的效果等于零或者尽可能小的值。
此外，可以实现这样一种驱动机制，使得设置相位之间的2π/n(弧度)的相位差，并防止相位的逻辑电平在每个与时间点相对应的定时处互相重叠，而不在被看作整体的n相谐振电路的谐振中生成间隔。换言之，在对所有n相进行驱动的一个周期内，相位之一必须处于谐振状态，此外，谐振状态顺序地转移到下一相位。
在驱动电路的输出处提供器件以形成用于驱动处于三种或者更多不同相位的负载的LC谐振电路。驱动电路以这样一种方式来驱动多相位LC谐振电路相位之间的差被设为2π/n。这样，电流可被保持在多相位LC谐振电路中。这时，如果用于驱动不同相位的负载的n相LC谐振电路被驱动为使得谐振状态在相位之间进行顺序转移，则LC谐振电路之一总是被置于谐振状态。因此，作为整体工作的LC谐振电路执行连续的谐振工作，并且在LC谐振电路中保持电流的能力被极大地提高。就是说，用于驱动n种不同相位的负载的LC谐振电路中所能够保持的电流的幅度可被最大化，使得流向地(GND)的电流的幅度和电源所提供的电流的幅度可被最小化。
为了在稳态下执行连续的谐振操作，n相LC谐振电路的每个驱动点的逻辑状态在0逻辑电平、高阻抗状态和1逻辑电平当中以预先确定的顺序被改变。通过以这种方式来改变驱动点的逻辑状态，可以容易地实现连续的谐振操作。在改变驱动点的逻辑状态的操作中，驱动的逻辑电平进行0→1→0→1等的转变，并且优选是使每个转变总是作为通过高阻抗状态的转变。通过这样做，可以执行连续的谐振操作，并且避免或抑制流经设在驱动电路的输出级处的晶体管的直通电流(through current)。
此外，用于防止驱动电路的初始驱动功率变得不足并避免过冲的器件被具体说明如下。用于驱动n种不同相位的负载的LC谐振电路的每个驱动点被设为0逻辑电平或者1逻辑电平中的任一个，而不使用高阻抗状态。设为0逻辑电平的驱动点被各自设为1逻辑电平的两个驱动点夹在中间。对于在初始进行的从0逻辑电平到1逻辑电平的第一转变中的驱动功率不足，通过利用了各自被设为1逻辑电平的两个驱动点的补偿来辅助生成0逻辑电平的驱动电路，使得驱动功率的不足可被避免。
因为在从谐振电路中提取的电流强于驱动电路的驱动功率时会产生过冲，所以阻尼电阻器被插入谐振电路，作为用于减小所提取的电流以减小过冲的电阻器。作为替代，利用驱动电路的直通电流来总地增加驱动电路的驱动功率，以补偿谐振电路所执行的用于提取可能引起过冲的电流的操作。
但是，如果阻尼电阻器被插入谐振电路中，保持在谐振电路中的电流的幅度会减小，从而造成从驱动电路提供的增加的电流或者被输出到驱动电路的增加的电流以及增加的稳态电流的缺点。因此，使用具有适当电阻的阻尼电阻器很重要。
这样，下面所述的控制方法A与下面所述的控制方法B被结合使用。根据控制方法A，在初始驱动操作中，执行控制以将驱动电路的驱动点处生成的输出逻辑电平设为将被改变为1逻辑电平的0逻辑电平，并且通过使用各自被设为1逻辑电平的2个邻近驱动点对驱动功率不足进行补偿来辅助驱动电路，使得保证驱动电路的初始驱动功率，此外，利用驱动电路的直通电流来总地增加驱动电路的驱动功率，以补偿谐振电路所执行的用于提取可能引起过冲的电流的操作。另一方面，控制方法B的特征在于，根据该方法，在不使作为驱动电路的输出逻辑电平的0逻辑值、高阻抗状态和1逻辑值互相重叠的情况下，功率消耗的减小被实现。然而，通过从控制方法A所生成的状态转变为控制方法B所生成的状态，可以实现功率消耗的减小，避免初始驱动功率的不足，并且执行不引起过冲的驱动操作。



图1是示出用于描述根据本发明的用于驱动容性器件的方法的基本原理的基本配置的示图。
图2是示出图1所示的用于描述根据本发明的用于驱动容性器件的方法的基本原理的配置的一般基本配置的简化形式的示图。
图3A是对一种用于确定驱动电源2的初始相位φ0、φ1和φ2的方法进行描述时所参考的示图。
图3B是对图3A所示的用于确定驱动电源2的初始相位φ0、φ1和φ2的方法进行描述时所参考的示图。
图4A是示出电源和3相谐振电路的一般连接状态的示图。
图4B是要结合示出电源和3相谐振电路的一般连接状态的图4A参考的示图。
图5是示出第一实施例所执行的向3相谐振电路的节点分配驱动电路的输出逻辑电平和逻辑电平相位的操作以及驱动定时的示图。
图6是示出从图5所示的逻辑电平以及同一图中所示的相位得到的作为图4A所示的驱动电路的控制定时的一般控制定时的示图。
图7是示出用于说明根据第一实施例的分配驱动电路的输出逻辑电平和逻辑电平相位的效果的输出响应的示图。
图8A是把对阻尼电阻器的依存关系示出为阻尼电阻器依存关系的示图，用于说明根据第一实施例的驱动电路所执行的用于分配输出逻辑电平和逻辑电平相位的操作的效果。
图8B是把对阻尼电阻器的依存关系示出为阻尼电阻器依存关系的示图，用于和图8A所示的阻尼电阻器依存关系一起说明根据第一实施例的驱动电路所执行的用于分配输出逻辑电平和逻辑电平相位的操作的效果。
图9是示出根据第一实施例的用于分配输出逻辑电平和逻辑电平相位的驱动电路的具体一般配置的示图。
图10A是示出第二实施例所执行的用于向3相谐振电路的节点分配驱动电路的输出逻辑电平和逻辑电平相位的操作以及驱动定时的示图。
图10B用作图10A所示示图的继续，示出第二实施例所执行的用于向3相谐振电路的节点分配驱动电路的输出逻辑电平和逻辑电平相位的操作以及驱动定时的示图。
图10C用作图10B所示示图的继续，示出第二实施例所执行的用于向3相谐振电路的节点分配驱动电路的输出逻辑电平和逻辑电平相位的操作以及驱动定时的示图。
图11是示出从图10A至10C所示的逻辑电平和相位分配得到的作为图4A所示驱动电路的定时的一般定时的示图。
图12是示出根据第二实施例的用于实现输出逻辑电平和逻辑电平相位的分配的驱动电路的具体一般配置的示图。
图13是示出第三实施例所提供的用于连续地改变输出逻辑电平和逻辑电平相位的分配的驱动电路的总示图。
图14是示出根据第三实施例的驱动电路中所使用的可变基准电路54的示图。
图15是对根据第三实施例的驱动电路所执行的控制的效果进行描述时所要参考的示图。
图16A是对根据本发明的一种用于驱动容性器件的一般改进版本的技术的基本原理进行描述时所要参考的示图。
图16B用作图16A的继续，是对根据本发明的一种用于驱动容性器件的一般改进版本的技术的基本原理进行描述时所要参考的示图。
图17A是对在器件之间存在变化的情况下用于确定每个电源的初始相位的第一方法进行描述时所要参考的示图。
图17B是对在器件之间存在变化的情况下用于确定每个电源的初始相位的第一方法进行描述时所要结合图17A参考的示图。
图18是示出每个应用了用于确定每个电源的初始相位的第一方法的一般实验结果的示图。
图19A是对在器件之间存在变化的情况下用于确定每个电源的初始相位的第二方法进行描述时所要参考的示图。
图19B是对在器件之间存在变化的情况下用于确定每个电源的初始相位的第二方法进行描述时所要结合图19A参考的示图。
图20是示出每个应用了用于确定每个电源的初始相位的第二方法的一般实验结果的示图。
图21是示出第四实施例所执行的向3相谐振电路的节点分配驱动电路的逻辑电平和逻辑电平相位的操作以及驱动定时的示图。
图22是示出固态图像拾取装置的概貌的示图。
图23是对用于驱动电荷耦合器件的驱动电路的一般传统技术进行说明时所要参考的示图，所述驱动电路使用校正可变电容电容器和谐振电路。
图24A是示出根据另一种一般传统技术的使用开关(SW)来开始和结束谐振状态的驱动电路和谐振电路的示图。
图24B是示出图24A所示的驱动电路的控制定时的示图。
图25A是示出根据另一种一般传统技术的使用开关(SW)来减小源自电源的充电和放电电荷量的驱动电路的示图。
图25B是示出图25A所示的驱动电路中所使用的开关的控制定时的示图。
图26A是示出根据参考文件5所述的另一种一般传统技术的2相谐振驱动电路的示图。
图26B是示出图26A所示的2相谐振驱动电路的等效电路的示图。
图26C是示出根据参考文件6所述的另一种一般传统技术的时钟信号的示图。

具体实施例方式 通过参考附图，本发明的实施例被说明如下。
<基本原理无器件变化> 图1和2是在对根据本发明的一个实施例的一种用于驱动容性器件的方法进行描述时所参考的示意图。按照根据本实施例的驱动方法，电路驱动器的输出可被置于三种不同的逻辑状态，即0逻辑电平、Z(高阻抗)状态和1逻辑电平。在这种情况下，驱动器电路特征在于，通过设计对驱动器电路的驱动定时的控制，可以进一步减小功率消耗，并实现在不生成输出驱动波形的过冲的情况下能够保证初始驱动功率的矩形波形。
在以下描述中，作为一个示例具体地说明了3相驱动操作。
图1是示出3相谐振电路10的一般基本配置的示图。如图所示，3相谐振电路10具有Δ连接配置。3相谐振电路10由驱动电源2来驱动，驱动电源2每个被提供用于3相谐振电路10中的3相之一。驱动电源2是AC(交流)电源V0、V1和V2，其分别连接到节点(或驱动节点)Node_A、Node_B和Node_C。
3相谐振电路10使用布置在电源V0、V1和V2之间以形成Δ连接形状的预定阻抗电路20。在该实施例中，三个阻抗电路20中的每一个都使用串联电路21和容性器件(或电容器)28，串联电路21和容性器件28相连接以形成并联电路。容性器件28具有电容C0。串联电路21包括具有电阻R的阻性器件22、具有电容C的容性器件(或电容器)24，以及具有电感L的感性器件(其是电感器或线圈)26。在附图中，这三个阻抗电路20分别由标号20_01、20_12和20_20表示。
容性器件28表示具有容性阻抗的器件的电容分量。具有容性阻抗的器件的一个示例是CCD。阻性器件22仅被用作阻尼电阻器并且不是绝对需要的部件。基本上，阻抗电路20由充当LC谐振电路、连接到具有容性阻抗的部件(在这种情况下是容性器件28)的串联电路21构成。注意，假定每个器件处于在每个相中没有变化的理想状态下。
电流i0在驱动电源2(V0)与驱动电源2(V1)之间以从驱动电源2(V0)到驱动电源2(V1)的方向流动。电流i0可被认为是电流i00和电流i01的合成。电流i00是流经阻抗电路20_01中所使用的容性器件28的电流。另一方面，电流i01是流经阻抗电路20_01中所使用的串联电路21_01(作为包括阻性器件22、容性器件24和感性器件26的串联电路)的电流。
同理，电流i1在驱动电源2(V1)与驱动电源2(V2)之间以从驱动电源2(V1)到驱动电源2(V2)的方向流动。电流i1可被认为是电流i10和电流i11的合成。电流i10是流经阻抗电路20_12中所使用的容性器件28的电流。另一方面，电流i11是流经阻抗电路20_12中所使用的串联电路21_12(作为包括阻性器件22、容性器件24和感性器件26的串联电路)的电流。
类似地，电流i2在驱动电源2(V2)与驱动电源2(V0)之间以从驱动电源2(V2)到驱动电源2(V0)的方向流动。电流i2可被认为是电流i20和电流i21的合成。电流i20是流经阻抗电路20_20中所使用的容性器件28的电流。另一方面，电流i21是流经阻抗电路20_20中所使用的串联电路21_20(作为包括阻性器件22、容性器件24和感性器件26的串联电路)的电流。
我们来研究驱动电源2生成能够在阻抗电路20的并联电路中通过使用谐振来保持电流的最大功率的条件。驱动电源2生成最大功率的条件被确定为这样一种条件，即通过使3相谐振电路10中所能够保持的电流最大化，来使流向电源Vdd的电流和流自电源Vdd的电流最小化。从而使功率消耗减小的效果最大化。
为了简化研究，图1被简化为图2，图2示出3相谐振电路10，其中每个阻抗电路20由合成阻抗Z表示。如上所述，阻抗电路20包括LCR串联电路。由以下式(1)表示的合成阻抗Z是阻抗电路20的阻抗。
[式1] 3相谐振电路10的功率消耗P可由如下的式(2)表示 [式2] 驱动电源2(或V0、V1和V2)由下面给出的式(3)定义。使符号φ0、φ1和φ2表示驱动电源2的初始相位。还使符号Δ01表示节点Node_A与Node_B之间的电势差，使符号Δ12表示节点Node_B与Node_C之间的电势差，并使符号Δ20表示节点Node_C与Node_A之间的电势差。在这种情况下，Δ01(＝V0-V1)、Δ12(＝V1-V2)和Δ20(＝V2-V0)可由下面给出的式(4)表示。
[式3] [式4] 用zexp(jθ)来替换Z，由式(2)表示的3相LCR-C电路的功率消耗P可被变换为如下的式(5)。
[式5] 使符号VA表示表观功率并使表达式cosΨ表示功率因数。在这种情况下，功率消耗P可以由式子P＝VA exp(jθ)表示，并且式(6)和(7)被得到。
[式6] [式7]

在这种情况下，因为希望在3相谐振电路10中保持尽可能大的电流，所以最好设置要求功率消耗P的绝对值|P|最大化这一条件。该条件等价于要求表观功率最大化，并要求使功率因数接近于1的条件。就是说，最大表观功率和功率因数1是最佳的。
因此，驱动电源2的初始相位的条件由如下式(8)表示。
[式8] 图3A和3B是在对一种用于确定由驱动电源2生成的逻辑电平的初始相位φ0、φ1和φ2的技术进行描述时所参考的示意图。我们来考虑平面上的多个向量a、b和c。在附图和表达式中，箭头→被置于分别表示向量a、b和c的符号a、b和c中的每一个上。我们取原点作为基点。在图3A所示的星形向量平衡状态下，使向量a、b和c分别由式(9-1)、(9-2)和(9-3)表示。在这种情况下，所发现的条件式由式(9-4)表示。
[式9] 此外，图3A所示的星形向量平衡状态可被变换为图3B所示的Δ形向量平衡状态。如果器件之间没有变化，则Δ形向量平衡状态变成具有等边三角形状的向量平衡状态。在图3B所示的Δ形向量平衡状态下，由向量b形成的角度α、由向量a形成的角度β以及由向量c形成的角度γ分别由式(10-1)、(10-2)和(10-3)表示。然后从式(10-1)、(10-2)和(10-3)得到式(10-4)。
[式10] 因此，希望使由驱动电源2生成的逻辑电平的初始相位φ0、φ1和φ2互相错开2π/3。
因此，只要式子(φ0，φ1，φ2)＝(θ，θ+2π/3，θ+4π/3)有效，相位角θ就可被设为任意值。
通过使由用于驱动3相谐振电路10的节点Node_A、Node_B和Node_C的驱动电源(或V0、V1和V2)生成的逻辑电平的相位互相错开2π/3(弧度)，显而易见3相谐振电路10的功率因数变为等于1并且3相谐振电路10中的电流保持被最大化。功率消耗从而被最小化。
这意味着在对具有不同相位的所有三个阻抗电路20进行驱动的周期内，谐振状态可以从具有一个相位的阻抗电路20连续地转移到具有另一个相位的另一个阻抗电路20，而不会在三个谐振电路20的谐振状态期间生成间隔。就是说，在一个周期内，具有不同相位的三个谐振电路20之一总是处于谐振状态，并且谐振状态转移到下一谐振电路20。
如上所述，本发明引入了一种新概念，即分配逻辑电平和逻辑电平的相位来控制3相谐振电路，以确定使3相谐振电路中的电流保持最大化的条件。通过确定这种条件，功率消耗可被尽可能的减小。结果，通过以至少等于时钟信号的四个周期的时间间隔进行从180度传导模式向120度传导模式的转变，可以顺畅地进行从初始谐振条件到稳态谐振条件的转变，而不会引起过冲。
在通过设置3相谐振的状态来减小功率消耗时，谐振电路被组成为包括诸如CCD这样的固态图像拾取器件的电容负载，并且谐振现象被理解为这样一种现象，其中电流可被保持在谐振电路中。通过根据保持在谐振电路中的电流来驱动电容负载，流自电源的电流的幅度和流向地(GND)的电流的幅度可被极大地减小。
例如，在图1所示的3相谐振电路10的情况下，当从一个驱动电源2流向另一个驱动电源2的电流i0、i1或i2或者从一个节点流向另一个节点的电流为零时，阻抗电路20被置于谐振状态。就是说，当没有电流被从一个驱动电源2提供到另一个驱动电源2时，谐振电路20被置于谐振状态。
其中3相谐振电路10的驱动点由驱动电路驱动的配置情况下，驱动电路各自充当驱动电源2之一的替代。在这种情况下，为了使电流从特定节点流到另一个节点，由连接到特定节点的驱动电路生成的输出逻辑电平被设为1(或者说H电平)，而由连接到另一个节点的另一个驱动电路生成的输出逻辑电平被设为0(或者说L电平)。
此外，为了使特定相位的特定阻抗电路20进入谐振状态而不使电流在该阻抗电路20的两端处的节点之间流动，由连接到节点的驱动电路生成的输出逻辑电平被各自置于高阻抗状态(被称作Z状态)。这样，在每个其他阻抗电路20未进入谐振状态时，通过被分配了另两个相位的另两个阻抗电路20，特定相位的阻抗电路20被置于谐振状态。此时，电流流经每个置于高阻抗状态(或者说Z状态)的节点。因为在谐振电路20置于谐振状态时被分配了特定相位的特定阻抗电路20的阻抗高，所以没有电流流入特定阻抗电路20或从特定阻抗电路20中流出。因此，通过使用每个未被置于谐振状态的谐振电路20作为电流路径，谐振状态可以从一个相位的阻抗电路20连续地转移到另一个相位的阻抗电路20。
在对所有三个相位阻抗电路的阻抗电路进行驱动的一个周期期间，可以使谐振状态从所有谐振电路中一个相位的阻抗电路20顺序地转移到另一个相位的阻抗电路20，而不在谐振电路20的谐振状态之间产生间隔。就是说，在该周期中，谐振电路20中的任何特定一个总被置于谐振状态，此外，谐振状态被从置于谐振状态的谐振电路20顺序地转移到下一谐振电路20。因此，为了使3相谐振电路10中的电流保持最大化，用于驱动3相谐振电路10中的节点的三个驱动电路所生成的输出逻辑电平被设为0、1或者Z状态。在这种情况下，必须以这样一种方式分配逻辑电平和逻辑电平的相位使得防止逻辑电平和相位在与时间点相对应的每个定时处互相重叠。为了在谐振电路20的谐振状态之间不生成间隔，有必要将驱动电路所生成的逻辑电平的相位之间的差异设为2π/3(弧度)。如上所述，驱动电路所生成的输出逻辑电平可被置于0、1和Z状态中的任何一个。
注意到，所确定的条件需要功率因数被设为1，以使3相谐振电路10中所能够保持的电流的幅度最大化，因此使功耗减小的效果最大化。可以容许在一定程度上偏离该条件。但是，如果该条件不被满足，则功耗减小的效果将降低。
例如，如果作为各自置于0、1或者Z状态的输出逻辑电平的由驱动电路生成的逻辑电平的相位之间的差异2π/3(弧度)不被维持，则谐振状态从具有一个相位的一个谐振电路20到具有另一个相位的另一个谐振电路20的顺序转移不再可以进行，就是说，在一个周期内，不再可以总是使谐振电路20中的任何特定一个处于谐振状态。此外，如果使置于Z状态的输出逻辑电平的相位周期变得更短，则产生一个时段，其中电流从两个节点流向其余节点，或者生成一个相反的时段，其中电流从一个节点流向另两个节点。因此，功耗减小的效果降低。
此外，上述确定的条件是三个相位的条件。但是可从上述研究推断出，通常可以构造使用n个阻抗电路的n相LC谐振电路，所述n个阻抗电路每个包括容性器件和连接到该容性器件的谐振电路。在这种情况下，这种n相LC谐振电路被驱动为从一个阻抗电路顺序地转移到另一个阻抗电路的谐振状态。更具体而言，n相LC谐振电路的节点被各自驱动为0、1和Z逻辑电平中的任一个，以便使n相LC谐振电路进入从一个阻抗电路顺序地转移到另一个阻抗电路的谐振状态。
希望将在0、1和Z状态的节点处为阻抗电路生成的逻辑电平的相位之间的差异保持在2π/n(弧度)，以便以这样一种方式分配逻辑电平和逻辑电平的相位使得防止逻辑电平和相位在与时间点相对应的每个定时处互相重叠。
就是说，对于一般n相LC谐振电路的n个相位，用于驱动n相LC谐振电路的节点的驱动电路所生成的逻辑电平的相位之间的差异被各自设为2π/n(弧度)，以便使n相LC谐振电路中所能够保持的电流的幅度最大化，因此，使功率消耗最小化。
<3相LC谐振电路与其驱动电源之间的连接> 图4A和4B是示出图1所示的3相LC谐振电路10与其驱动电源2之间的一般连接的示图。上面提到的每个驱动电路30充当驱动电源2之一。驱动电路30的输出级连接到作为3相LC谐振电路10的节点的图4B所示的节点Node_A、Node_B和Node_C之一。注意到，在本说明书所描述的驱动电路30中，输出级不是要讨论的问题。驱动电路30的输出端才是重要元件。输出端是用于将1、0和Z逻辑电平提供给3相谐振电路10的驱动点的端子。
驱动电路30的输出级31具有图4A所示的一般配置。如图所示，输出级31是设在电源的Vdd侧的PMOS晶体管32和设在电源的Gnd侧的NMOS晶体管34的串联电路。PMOS晶体管32的栅极32G(节点Node_AP、Node_BP或者Node_CP)和NMOS晶体管34的栅极34G(节点Node_AN、Node_BN或者Node_CN)被提供以适于栅极32G和34G的驱动脉冲。PMOS晶体管32与NMOS晶体管34之间的连接点被用作驱动电路30的输出节点30_Out。输出节点30_Out连接到图4B所示的3相谐振电路10的节点Node_A、Node_B或者Node_C。
<3相LC谐振电路的节点的相位和逻辑电平的分配第一实施例> 图5是示出第一实施例所执行的用于向3相谐振电路10的节点分配驱动电路30的输出逻辑电平和逻辑电平的相位以及驱动定时的操作的示图。根据第一实施例，3相LC谐振电路中所能够保持的电流的幅度被最大化，以便使从电源Vdd流出的电流和流入电源Vdd的电流最小化。从而可以实现充当用于减小功率消耗的主要基础的控制定时。
驱动电路30所输出的信号的逻辑电平可以是1、Z(或者高阻抗)和0这三种电平之一。驱动电路30所输出的信号的逻辑电平是根据作为输入条件提供给栅极32G和34G的驱动脉冲，而从这三种电平中选择的。具体而言，如果L电平信号被提供给栅极32G，则PMOS晶体管32被接通，如果H电平被提供给栅极34G，则NMOS晶体管34被接通。如果PMOS晶体管32和NMOS晶体管34都被接通，则电源Vdd将被短路接地Gnd。因此，有必要避免这样一种的定时利用该定时的操作导致PMOS晶体管32和NMOS晶体管34两者被同时接通。
当只有PMOS晶体管32被接通时，驱动电路30的输出节点30_Out连接到电源Vdd，从而以逻辑电平1输出信号。另一方面，当只有NMOS晶体管34被接通时，驱动电路30的输出节点30_Out连接到地Gnd，从而以逻辑电平0输出信号。当PMOS晶体管32和NMOS晶体管34都被关断时，驱动电路30的输出节点30_Out被置于高阻抗状态，从而以Z逻辑电平输出信号。
第一实施例执行的操作如下。逻辑电平和逻辑电平的相位被分配给驱动电路30，使得在一个周期中驱动电路30所输出的信号被设为逻辑电平1达1/3周期，被设为逻辑电平Z达1/3周期，并且被设为逻辑电平0达1/3周期。就是说，驱动电路30所生成的输出逻辑电平1、Z和0以及以及这些逻辑电平的相位在相等时段内被分配给3相谐振电路30的节点Node_A、Node_B和Node_C中的每一个，所述相等时段各自等于1/3周期。通过以这种方式分配逻辑电平和逻辑电平的相位，输出逻辑电平1、Z和0中的每一个总是被分配给节点之一，并且输出逻辑电平1、Z和0可被防止互相重叠。
相位和逻辑电平的一般分配通常象图5所示的一样。如图所示，在周期π/6(弧度)至5π/6(弧度)期间逻辑电平1被分配，在周期7π/6(弧度)至11π/6(弧度)期间逻辑电平0被分配，并且在剩下的周期5π/6(弧度)至7π/6(弧度)和11π/6(弧度)至1π/6(弧度)期间逻辑电平Z被分配。
通过相对于逻辑电平1的周期π/6(弧度)至5π/6(弧度)和被指定为逻辑电平0的周期7π/6(弧度)至11π/6(弧度)，来分派逻辑电平Z，可以在从逻辑电平1至逻辑电平0的转变或者从逻辑电平0至逻辑电平1的转变期间避免了这样一种定时在该定时下操作导致PMOS晶体管32和NMOS晶体管34两者被同时接通。从而可以防止电源Vdd被短路接地Gnd而导致大电流在电源2中流动并破坏PMOS晶体管23和NMOS晶体管34。
就是说，如果在逻辑电平转变中逻辑电平被从逻辑电平1改变为逻辑电平0或者被从逻辑电平0改变为逻辑电平1，则PMOS晶体管32和NMOS晶体管34两者由于晶体管之间的特性变化可能被同时瞬间接通。这时，直通电流流动，导致整个电路所消耗的电流增加，从而违反了本发明的要旨。通过执行驱动操作，以保证其中PMOS晶体管32和NMOS晶体管34都处于截止状态的周期过去，该问题可被解决。
当然，也可以在从逻辑电平1转变为逻辑电平0或者期间执行驱动驱动操作，而不保证其中PMOS晶体管32和NMOS晶体管34处于截止状态的周期过去。此外，在该实施例中，PMOS晶体管32和NMOS晶体管34两者都处于截止状态的时段具有π/3(弧度)的长度。但是，π/3(弧度)的长度只是时段长度的一个示例。就是说，时段的长度可被自由地设为任何值。
使节点Node_A、Node_B和Node_C的初始相位分别被设为3π/2(弧度)、π/6(弧度)和5π/6(弧度)。就是说，三个电源2(V0、V1和V2)的初始相位被互相错开2π/3(弧度)。不言而喻，节点Node_A、Node_B和Node_C的初始相位每个只是初始值。就是说，相位θ可各自被设为任何其他任意值，只要初始相位互相错开2π/3(弧度)。例如，初始相位可被各自偏移2π/3(弧度)。
通过如上所述将节点之间的相位差维持在120度并且将驱动电路30中的每一个设为逻辑电平0、1或者Z，可以分配逻辑电平和逻辑电平的相位，使得防止相位和逻辑电平在与时间点相对应的各个定时处互相重叠。这样，3相谐振电路10中的电流保持可被最大化并且功率消耗可以因此被最小化。
n相LC谐振电路的驱动点连接到其相应驱动电路的输出，并且n相谐振电路被以这样一种方式驱动使得电流可以被保持在n相LC谐振电路中。因此，与参考文件1至3中所描述的配置相比，从驱动电路的电源流出的电流可以被有效地抑制，并且功率消耗可以因此被减小许多。
例如，在其中水平驱动电路被用于驱动CCD图像拾取器件中所使用的水平CCD的配置的情况下，驱动频率较高，从而引起在以高速驱动水平CCD的操作中的充电和放电过程所伴随的功率消耗增加的问题。但是，该实施例的应用将非常有助于问题的解决。
文献1至4中所描述的技术被应用于以下配置，其中用于驱动电荷耦合器件的驱动电路的输出逻辑电平仅具有两种状态，即逻辑电平0和1。参考文件根本没有描述用于减小功率消耗的技术，即通过把高阻抗(Z)状态引入驱动电路的输出、把驱动电路的输出逻辑电平设为3种状态(即状态1、Z和0)以及设计用于将驱动电路的输出逻辑电平设为1、Z和0的操作的控制定时来减小功率消耗的技术。在这方面，作为建立正确控制定时的实施例而被提出的配置具有很好的效果。
图6是示出作为从图5所示的分配得到的脉冲而被提供给栅极32G(用作节点Node_AP、Node_BP或者Node_CP)和栅极34G(用作节点Node_AN、Node_BN或者Node_CN)的驱动脉冲，以及示出通过驱动脉冲而被确定为3相谐振电路10的节点Node_A、Node_B和Node_C的定时的一般控制定时的示图。栅极32G和34G分别是图4A所示的驱动电路30中所使用的PMOS晶体管32和NMOS晶体管34的栅极。在图6的示图中，一个周期具有被与8纳秒相对应的时间和与32纳秒相对应的时间夹在中间的24纳秒的长度。在24纳秒的周期期间，相位前进360度。就是说，相位每1纳秒前进15度。
当然，节点Node_A、Node_B和Node_C的控制定时只是典型定时。就是说，在维持节点Node_A、Node_B和Node_C的控制定时之间的关系的同时，使用这三个节点生成的逻辑电平的初始相位可被偏移2π/3的倍数。例如，如图所示被分配给节点Node_A、Node_B和Node_C的控制定时可被分别重新分配给节点Node_C、Node_A和Node_B。
图7至8B各自是在描述根据第一实施例的用于分配驱动电路30所生成的输出逻辑电平和逻辑电平的相位的操作所提供的效果时所参考的示图。更具体而言，图7是示出驱动电路30在使用图6所示的驱动电路30的控制定时来控制3相谐振电路10的操作中所生成的输出响应的示图。另一方面，图8A和8B各自是示出作为图7所示的输出响应的依存关系的对阻尼电阻器的依存关系的示图。
如果使用图6所示的驱动定时来控制驱动电路30，则不理想地得到以下缺点。这些缺点是在初始驱动时刻由标号60表示的驱动功率不足的状态和如图7所示的过冲61。但是，当稳态62开始时，波形的形状变得平滑并且所消耗的电流的幅度可被减小到较小值。与文献6中所描述的配置不同，任何一个时钟信号的一个或多个过量脉冲被提供，以消除保证驱动功率的需要。显而易见，根据第一实施例的控制定时对于减小驱动电路30的稳态电流是有效的。
另一方面，在为CCD而提供的驱动电路的情况下，导致CCD中的电荷转移失败的初始驱动功率不足60和过冲61各自被视为一个问题。为了解决过冲61的问题，具有稍大电阻的阻尼电阻器被用来给予与图8A和8B相似的效果。就是说，通过使用这样一个阻尼电阻器，保持在3相谐振电路10中的电流的幅度可被减小，并且因此过冲可被抑制。
该技术等价于通过使用流向驱动电源2的电流来抑制过冲的操作。但是，因为阻尼电阻器对于在3相谐振电路10中保持电流的努力起阻碍作用，所以阻尼电阻器具有以下缺点，即在抑制过冲时电流的努力中，消耗在一定程度上增加，就是说，稳态电流增加。
图9是示出根据第一实施例用于分配输出逻辑电平和逻辑电平的相位的驱动电路30的一般具体配置的示图。如图9所示，在驱动电路30(其输出连接到3相谐振电路10的驱动点)中，驱动电路30的每个输出级总被置于逻辑电平0、1或者Z，并且在输出级之一出现的逻辑电平从不与在另一个输出级出现的相同逻辑电平重叠。因此，图中所示的驱动电路30是能够实现图6所示的控制定时的一般逻辑电路，图6所示的控制定时是从图5所示的逻辑电平和逻辑电平的相位的分配得到的。
在这种情况下，用作驱动电路30的一般逻辑电路是从诸如FPGA(现场可编程门阵列)这样的数字电路构成的。具体地说，用于控制PMOS晶体管32的栅极32G和NMOS晶体管34的栅极34G的节点控制电路(Node_Control)100使用延迟电路(Delay_Logic)110、D型触发器(D-EF)120和寄存器电路130。用于表示节点控制电路的标号100具有后缀，该后缀指示控制电路与之相关联的节点。延迟电路110是用于使基准时钟信号CLK延迟预先确定的时延的电路。D型触发器120是根据在时钟引脚CK处从延迟电路110接收到的作为被延迟电路110延迟后的时钟信号的时钟信号来进行操作的触发器。寄存器电路130是用于根据用图6所示的控制定时分配的相位，将H(Vdd)电平或者L(Gnd)电平提供给D型触发器120的D输入引脚的电路。
D型触发器120的非反相输出引脚Q连接到包括在驱动电路30的输出部分中的PMOS晶体管32的栅极32G(充当节点Node_AP、Node_BP或者Node_CP)以及也包括在同一输出部分中的NMOS晶体管34的栅极34G(充当节点Node_AN、Node_BN或者Node_CN)。
如上所述，被提供给D型触发器120中的时钟引脚CK的时钟信号是被延迟电路110延迟了预先确定的时延的信号。例如，被提供给D型触发器120中的时钟引脚CK的时钟信号被延迟电路110延迟了以下时间单位，该时间单位等于图6所示的一个周期T(＝24纳秒)的1/12。
同样如上所述，寄存器电路130根据用图6所示的控制定时分配的逻辑电平，即根据被提供给时钟引脚CK的延迟时钟信号，来设置被提供给D型触发器120的D输入引脚的H(Vdd)电平或者L(Gnd)电平。具体地说，寄存器电路130包括2输入/1输出开关132和寄存器134。2输入/1输出开关132是具有2个输入端和一个输出端的开关。2输入/1输出开关132的输入端分别连接到H(Vdd)电平和L(Gnd)电平。另一方面，2输入/1输出开关132的输出端连接到D型触发器120的D输入引脚。寄存器134用于根据所分配的逻辑电平存储指示H(Vdd)电平或者L(Gnd)电平的值。2输入/1输出开关132被控制为根据存储在寄存器134中的值来选择两种输入之一。
设置在寄存器134中的值是具有12位长度的数据。这是因为，设置在寄存器134中的值与如下逻辑电平相关联该逻辑电平按照用于使时钟信号延迟一时间单位(其等于一个周期T(＝24纳秒)的1/12)的控制的用图6所示的定时而分配的。一般而言，2纳秒的时段与12位数据中的每一位相关联，其中图6所示的8纳秒则用作最高有效位并且图6所示的32纳秒侧用作最低有效位。
要注意到，图9所示的配置只是用于实现图6所示的控制定时的逻辑电路的一个示例，图9所示的配置是根据第一实施例的驱动电路30的一般配置，图6所示的控制定时是根据第一实施例的控制定时。就是说，用于实现根据第一实施例的控制定时的逻辑电路的配置决不限于该一般配置。事实上，有许多可被用于实现根据第一实施例的控制定时的逻辑电路。可以通过使用FPGA等来构造用于执行与图9所示的一般逻辑电路相同的功能的逻辑电路。
<3相LC谐振电路的节点的相位和逻辑电平的分配第二实施例> 图10A和10C各自是示出第二实施例所执行的向3相谐振电路10的节点分配驱动电路30的输出逻辑电平和逻辑电平的相位的操作以及驱动定时的示图。第二实施例是用于通过采用不使用阻尼电阻器的技术来抑制用根据第一实施例的控制定时生成的过冲的一个实施例。具体地说，第二实施例特征在于，通过设计驱动电路30的控制定时，3相谐振电路10的性能可被提高。此外，第二实施例的特征还在于初始驱动功率的不足也被减少。
更具体地说，驱动电路30的控制定时被设计为在几个循环的初始周期期间增加从电源Vdd流出的电流并且抑制过冲。此外，通过最初不提供高阻抗时段，可以防止初始驱动功率变得不足，并且在抑制过冲并避免初始驱动功率不足的阶段之后，从电源Vdd流出的电流被减小，以使保持在3相谐振电路10中的电流最大化。
根据该实施例的技术可以通过提供以下步骤来实现在从初始阶段开始并在稳态阶段结束的时段期间，顺序地改变对逻辑电平和逻辑电平的相位的分配，同时将相位之间的差异保持在120度。如果一个步骤与一个阶段相关联，则步骤数可被设为2，使得这些步骤至少能够提供初始阶段和稳态阶段。在几个循环的初始周期期间，从电源Vdd流出的电流被增加，过冲被抑制并且初始驱动功率被防止变得不足。在增加从电源Vdd流出的电流、抑制过冲并且防止初始驱动功率变得不足的阶段之后，稳态阶段开始，以减小从电源Vdd流出的电流。
此外，为了通过逐渐减小从电源Vdd流出的电流来从增加从电源Vdd流出的电流、抑制过冲并且防止初始驱动功率变得不足的阶段进行平滑转变，逻辑电平和逻辑电平的相位的分配以3个或更多的步骤被逐渐地改变。
在第二实施例的情况下，为了进行更加平滑的转变，三个阶段被提供。在几个循环的初始周期期间，这三个阶段是增加从电源Vdd流出的电流的阶段、抑制过冲的阶段以及防止初始驱动功率变得不足的阶段。通过这三个阶段，可以逐渐地减小从电源Vdd流出的电流。
具体地说，首先，逻辑电平和逻辑电平的相位分别被分配作为初始阶段(或者说第一阶段)的逻辑电平和相位。就是说，在一个完整的周期期间，驱动电路30所生成的输出逻辑电平和逻辑电平的相位按照准备好的分配次序被顺序地分配。按照准备好的分配次序，对于较早的1/2周期逻辑电平被设为1，对于0周期设为逻辑电平Z并且对于较迟的1/2周期设为逻辑电平0。例如，如图10A所示，逻辑电平1被分配给周期0(弧度)至π(弧度)，并且逻辑电平0被分配给周期π(弧度)至0(＝2π)(弧度)。
我们来假定节点Node_A、Node_B和Node_C的初始相位被分配如下。与第一实施例非常相似，节点Node_A、Node_B和Node_C的初始相位分别被设为3π/2(弧度)、π/6(弧度)和5π/6(弧度)。在这种情况下，在图10A所示的状态下，两股电流从两个节点Node_B和Node_C流向节点Node_A。当被分配给所有节点的相位前进π(或者180度)时，两股电流开始从节点Node_A分别流向两个节点Node_B和Node_C。此时从一个节点到两个节点或者从两个节点到一个节点的这两股电流意谓着功率消耗的增加。
然后，在第二阶段处，逻辑电平和逻辑电平的相位的分配被准备为占5/12周期的逻辑电平1、占1/6周期的逻辑电平Z以及占1/12周期的逻辑电平0。例如，如图10B所示，逻辑电平1被分配给时段π/12(弧度)至11π/12(弧度)并且逻辑电平0被分配给时段13π/12(弧度)至23π/12(弧度)。逻辑电平Z被分配给其余时段，即时段11π/12(弧度)至13π/12(弧度)和时段23π/12(弧度)至1π/12(弧度)。
因为Z(高阻抗)逻辑电平的时段比图10A所示的初始阶段中的Z逻辑电平的时段更长，所以其中两股电流从一个节点流向两个节点或者从两个节点流向一个节点的时段变得更短，从而稍微减小了功率消耗。
然后，在第三阶段处，逻辑电平和逻辑电平的相位的分配被准备为占1/3周期的逻辑电平1、占1/3周期的逻辑电平Z以及占1/3周期的逻辑电平0。例如，如图10C所示，逻辑电平1被分配给时段π/6(弧度)至5π/6(弧度)并且逻辑电平0被分配给时段7π/6(弧度)至11π/6(弧度)。逻辑电平Z被分配给其余时段，即时段5π/6(弧度)至7π/6(弧度)和时段11π/6(弧度)至1π/6(弧度)。如从第一实施例的描述显而易见的，通过执行第三阶段，功率消耗可被减小至较小值。
在第二和第三阶段，逻辑电平Z被分配给被指定为逻辑电平0和1的时段之间的时段。这样，可以防止互相串联连接的PMOS晶体管32和NMOS晶体管34两者被同时接通。因此，防止了直通电流的流动。在该方面，第二实施例与第一实施例相同。要注意到，也是在第一阶段处，逻辑电平Z也可被分配给被指定为逻辑电平0和1的时段之间的短时段，以防止PMOS晶体管32和NMOS晶体管34被损坏，同时减小过冲的幅度。
如上所述，从图10A所示的初始阶段处的逻辑电平分配状态经由图10B所示的中间阶段处的逻辑电平分配状态，顺序地转变为图10C所示的稳态阶段处的逻辑电平分配状态。如从该分配状态转变显而易见的，为了实现转变技术，被指定逻辑电平0和1的时段之间的被设置为被指定给逻辑电平Z的时段的时段需要被逐渐地加宽。
图11是示出被提供给栅极32G(用作节点Node_AP、Node_BP或者Node_CP)和栅极34G(用作节点Node_AN、Node_BN或者Node_CN)的驱动脉冲以及示出由这些驱动脉冲确定的一般控制定时的示图，所述驱动脉冲是从图10A至10C所示的逻辑电平和逻辑电平的相位分配得到的脉冲，所述控制定时是3相谐振电路10的节点Node_A、Node_B和Node_C的定时。栅极32G和34G是图4A所示的驱动电路30中所使用的PMOS晶体管32和NMOS晶体管34的栅极。与图6的示图非常相似，在图11的示图中，一个周期具有被与8纳秒相对应的时刻和与32纳秒相对应的时刻夹在中间的24纳秒的长度。在24纳秒的周期期间，相位前进360度。
图11中所示的虚线A所指示的控制定时对应于图10A所示的初始阶段处的逻辑电平分配。如果用虚线A所指示的控制定时来控制驱动电路30，则从电源Vdd流出的电流增加，从而允许同时实现抑制出现在驱动电路30所输出的信号波形上的过冲以及防止初始驱动功率减小。图11中所示的虚线B所指示的控制定时对应于图10B所示的紧接在初始阶段之后的中间阶段处的逻辑电平分配。在从虚线A所指示的控制定时转变为虚线B所指示的控制定时之后，从电源Vdd流出的电流减小。图11中所示的虚线C所指示的控制定时对应于图10C所示的紧接在中间阶段后的稳态阶段处的逻辑电平分配。在从虚线B所指示的控制定时转变为虚线C所指示的控制定时之后，保持在3相谐振电路10中的电流被最大化并且稳态电流被最小化，从而允许功率消耗被减小为最小值。
如上所述，当逐渐进行转变以减小稳态电流同时使得可以同时实现抑制出现在驱动电路30所输出的信号波形上的过冲并防止初始驱动功率减小时，有必要采用长初始阶段，如稍后对第三实施例进行描述时将被详细说明的。因此，图10A所示的并且由图11所示的虚线A表示的第一阶段的状态被实现持续了时钟信号的一些周期，然后，通过图10B所示的并且由图11所示的虚线B表示的第二阶段顺序地转变为图10C所示的并且由图11所示的虚线C表示的第三阶段。在第三阶段处建立的稳态中，可以使功率消耗最小化同时抑制过冲，而不增加稳态电流。
如上所述，稳态是通过从第一(初始)阶段转变为第三(稳态)阶段以便改变驱动电路30所输出的逻辑电平和逻辑电平的相位的分配而得到的。要注意到，为到达稳态状态而进行的转变所要通过的阶段数可被增加。如果以这么多阶段执行控制，则可以几乎连续地改变对驱动电路30所输出的逻辑电平和逻辑电平的相位的分配。
图12是示出根据第二实施例的用于实现输出逻辑电平和逻辑电平的相位的分配的驱动电路30的具体一般配置的示图。如从图10A至11显而易见的，能够用与每个阶段处的逻辑电平分配相对应的控制定时来驱动3相谐振电路10是理想的。在最简单的配置中，为每个驱动电路30预先准备输出逻辑电平和其逻辑电平相位，并且根据从一个阶段到另一个阶段的转变来选择每个驱动电路30的输出逻辑电平。
例如，如图12所示，每个驱动电路30设有下列电路 第一阶段驱动电路301，其用于使用图11中的虚线A所示的控制定时来驱动3相谐振电路10，该控制定时是与图10A所示的第一阶段的逻辑电平分配相对应的定时； 第二阶段驱动电路302，其用于使用图11中的虚线B所示的控制定时来驱动3相谐振电路10，该控制定时是与图10B所示的第二阶段的逻辑电平分配相对应的定时；和 第三阶段驱动电路30_3，其用于使用图11中的虚线C所示的控制定时来驱动3相谐振电路10，该控制定时是与图10C所示的第三阶段的逻辑电平分配相对应的定时。
第一阶段驱动电路30_1、第二阶段驱动电路30_2和第三阶段驱动电路30_3输出的逻辑电平被提供给选择电路(或者说选择器)40，该选择电路是由用于控制从一个阶段到另一个阶段的转变的控制信号CN1来驱动的。因为选择电路40所执行的操作是由控制信号CN1控制的，所以选择电路40能够以下列次序顺序地选择第一阶段驱动电路30_1、第二阶段驱动电路30_2和第三阶段驱动电路30_3所输出的逻辑电平之一，所述顺序为第一阶段驱动电路30_1→第二阶段驱动电路30_2→第三阶段驱动电路30_3。通过以这种次序选择逻辑电平，根据第二实施例的驱动电路30的控制定时以下列次序进行顺序转变初始阶段(或者说第一阶段)→中间阶段(或者说第二阶段)→稳态阶段(或者说第三阶段)。
要注意到，图12所示的作为根据第二实施例的驱动电路30的一般配置的配置只是用于实现图11所示的作为根据第二实施例的控制定时的控制定时的控制电路的一个示例。就是说，用于实现图11所示的控制定时的控制电路绝不限于图12所示的配置。事实上，有多种能够实现图11所示的控制定时的控制电路。可以通过使用FPGA等来构造用于执行与图12所示的一般逻辑电路相同的功能的逻辑电路。此外，还可以通过使用FPGA等来执行逻辑电路的开关功能。
此外，在从用作3个阶段中的第一个阶段的初始阶段到用作3个阶段中的第三个阶段的稳态阶段的每个顺序转变中选择第一阶段驱动电路30_1、第二阶段驱动电路30_2和第三阶段驱动电路30_3所输出的逻辑电平之一，以使所选择的逻辑电平满足图10A至10C所示的逻辑电平和逻辑电平相位的分配，并且满足图11所示的控制定时。但是，为到达稳态状态而进行的转变所要通过的阶段数可被增加。如果以这么多阶段执行控制，则可以几乎连续地改变对驱动电路30所输出的逻辑电平和逻辑电平相位的分配。但是，在这种情况下，有必要提供与数目为n的阶段一样多的驱动电路30_n。因此，该技术具有大电路规模的缺点。然而，与稍后将要描述的在其电路配置中需要比较电路和诸如信号生成电路这样的模拟电路的第三实施例相比，根据第二实施例的逻辑电路具有电路为数字电路的优点，数字电路可以通过使用FPGA来实现。
<3相LC谐振电路的节点的相位和逻辑电平的分配第三实施例> 图13至15是各自示出第三实施例所执行的用于向3相谐振电路10的节点分配驱动电路30的输出逻辑电平和逻辑电平的相位以及驱动定时的操作的示图。作为第二和第三实施例所共有的功能，执行操作来设计驱动电路30的控制定时，以减小功率消耗，同时使得可以同时实现抑制出现在驱动电路30所输出的信号波形上的过冲并防止初始驱动功率减小。与其中控制定时逐渐进行转变的第二实施例不同，第三实施例的特征在于控制定时从初始阶段连续地转变为稳态阶段，以便以基本连续的方式来改变逻辑电平和逻辑电平相位的分配。
图13和14是示出第三实施例所提供的作为用于连续地改变输出逻辑电平和逻辑电平相位的分配的驱动电路的驱动电路30的具体一般配置的示图。更具体而言，图13是示出一般配置的完整概貌的示图。另一方面，图14是示出根据第三实施例的驱动电路30中所使用的可变基准(variable reference)电路的示图。
完整概貌使用周期信号生成电路，每个周期信号生成电路用于生成周期性地改变的信号。每个由周期信号生成电路之一生成的周期信号在信号之间具有120度的相移。周期信号生成电路所输出的电压被与连续变化的基准电压进行比较。基于由比较结果得到的逻辑输出，3相谐振电路10中的节点Node_A、Node_B和Node_C中的每一个被驱动。
例如，根据第三实施例的驱动电路30使用正弦信号生成电路50、比较电路(或者比较器)52和可变基准电路(Variable Ref)54。正弦信号生成电路50是用于生成具有正弦波型的信号的电路。比较电路52是用于对其输入信号进行互相比较的电路。可变基准电路54是用于生成逐渐变化的基准电压的一般基准信号生成电路。
具体地说，首先，正弦信号生成电路50包括分别由标号50_A、50_B和50_C表示的三个正弦信号生成电路(Sine_Wave)。这三个正弦信号生成电路50_A、50_B和50_C所生成的正弦信号之间的相移是120度。实际上，这三个正弦信号生成电路50_A、50_B和50_C各自是AC电源。例如，每个AC电源生成具有1伏特DC(直流)电平和2Vpp幅度的信号。
通常，为了与第一和第二实施例相兼容，节点Node_A的正弦信号生成电路50_A的初始相位被设为3π/2(弧度)、节点Node_B的正弦信号生成电路50_B的初始相位被设为π/6(弧度)并且节点Node_C的正弦信号生成电路50_C的初始相位被设为5π/6(弧度)。当然，被用作三个正弦信号生成电路50_A、50_B和50_C的初始相位的值每个只是典型值。事实上，三个正弦信号生成电路50_A、50_B和50_C的初始相位各自可被设为任意值，只要三个初始相位中的任何两个之间的差异被维持为2π/3(弧度)。例如，还可以提供一种配置，其中，节点Node_B的正弦信号生成电路50_B的初始相位被设为π/6(弧度)、节点Node_C的正弦信号生成电路50_C的初始相位被设为5π/6(弧度)并且节点Node_A的正弦信号生成电路50_A的初始相位被设为3π/2(弧度)。
要注意到是，正弦信号生成电路50只是能够逐渐并周期性地改变其所输出的信号的周期信号生成电路的一个示例。输出信号并非必须是正弦信号。例如，周期信号生成电路可以是用于生成显示近似异体性(heteroerotism)的信号的电路。这种信号的示例是三角波和梯形波。通过使用显示近似异体性的信号，在改变驱动电路的输出逻辑电平的操作中，高阻抗(Z)状态可被可靠地插入位于被指定给逻辑电平0和1的时段之间的时段。
此外，输出信号并非必须被连续地改变。例如，输出信号也可被逐步改变。事实上，只要信号被逐渐地改变，输出信号可被以任何方式改变。如果在驱动电路30的总的操作中输出信号被逐步改变的阶段数较小，则控制定时以接近于第二实施例的方式逐渐进行转变。但是，如果这种阶段的数目被增加至某一程度，则用于改变输出信号的值的操作可被实际看作用于连续地改变输出信号的值的操作。因此，可以实现作为本发明的一个目的的控制定时的连续转变。
比较电路52生成用于驱动PMOS晶体管32和NMOS晶体管34的信号，PMOS晶体管32和NMOS晶体管34组成驱动电路30的输出级。更具体而言，比较电路52使用比较电路52_P和比较电路52_N，比较电路52_P输出用于驱动PMOS晶体管32的栅极32G(用作节点Node_AP、Node_BP或者Node_CP)的信号，比较电路52_N输出用于驱动NMOS晶体管34的栅极34G(用作节点Node_AN、Node_BN或者Node_CN)的信号。
可变基准电路54使用增量型可变基准电路54_Incre和减量型可变基准电路54_Decre，增量型可变基准电路54_Incre用于连续地增加被提供给比较电路52_P的基准电压Incre_ref，减量型可变基准电路54_Decre用于连续地减小被提供给比较电路52_N的基准电压Decre_ref。更具体的说，增量型可变基准电路54_Incre连续地增加被提供给比较电路52_P的反相(-)输入端的基准电压Incre_ref的电平。另一方面，减量型可变基准电路54_Decre连续地减小被提供给比较电路52_N的反相(-)输入端的基准电压Decre_ref的电平。
如图14所示，通常，可变基准电路54_Incre和54_Decre每个都具有使用计数器电路56和DAC(数模转换器)电路58的配置。计数器电路56是用于在递增计数或递减计数操作中通过计算被提供给计数器电路56的时钟脉冲CK的数目来增加或者减少内部数字数据的电路。计数器电路56把由递增计数或者递减计数操作得到的数字数据输出到DAC电路58，DAC电路58用于把该数据转换为模拟信号。在增量型可变基准电路54_Incre的情况下，其对数字数据执行的操作是递增计数操作。另一方面，在减量型可变基准电路54_Decre的情况下，其对数字数据执行的操作是递减计数操作。
如上所述，在计数器电路56把由递增计数或者递减计数操作得到的数字数据输出到DAC电路58的情况下，被提供给比较电路52_P和比较电路52_N中的每一个比较电路的基准电压的电平实际可被连续地改变。这是因为基准电压的电平通过数字地改变计数器电路56中的数字数据以顺序地增加或者减小计数器电路56中的数字数据而被改变，使得可变基准电路54能够使DAC电路58连续地改变DAC电路58所输出的模拟信号的电平。
通过控制被提供给计数器电路56的时钟信号CK，基准电压Incre_ref或者Decre_ref的改变速度可被调节。例如，作为一种用于控制时钟信号CK的频率的技术，如图所示在可变基准电路54中提供了分频电路55，该分频电路55用于划分被提供给它的主时钟信号CK0的频率。分频电路55向计数器电路56提供时钟信号CK，该时钟信号CK具有由划分主时钟信号CK0的频率而得到的频率。通过在对主时钟信号CK0的频率进行划分的操作中改变除数，可以容易地将时钟信号CK的频率从一个值切换为另一个值。从另一方面看，通过调节被提供给计数器电路56的时钟信号CK的频率，可以控制可变基准电路54所输出的值的改变率或者每单位时间的这种改变的数量。因此，可变基准电路54所输出的值可被逐渐改变。
要注意的是，图14所示的作为可变基准电路54的一般电路配置的配置只是用于连续地改变被提供给比较电路52的基准电压的配置的一个示例。存在许多电路配置，其每个都能够执行与可变基准电路54相同的功能。就是说，可变基准电路54是用于生成具有逐渐改变的值的基准信号的一般基础信号生成电路。事实上，可变基准电路54可以具有任意配置，只要该配置能够通过阶段来改变输出信号，阶段的数目希望至少为10。更希望提供具有以下配置的可变基准电路54，该配置实际能够连续地改变输出信号。
例如，可以使用电阻器分压电路作为用于生成逐渐变化的输出基准电压的可变基准电路。在这种情况下，选择电路被用于顺序地选择分压点，基准电压根据该分压点被提供给比较电路52。即使周期信号生成电路连续地改变其输出信号，如果可变基准电路54所输出的信号被逐渐地改变，则控制定时实际上也象第二实施例的情况一样逐渐进行转变。
分别为节点Node_A、Node_B或者Node_C提供的正弦信号生成电路50_A、50_B或者50_C所生成的正弦信号被提供给如图13所示的比较电路52_P和52_N中的每个比较电路的非反相(+)输入端。
如上所述，可变基准电路54把提供给比较电路52的基准电压调节为比较电平或者调节基准电压的改变速度，并且因此可以以高自由度来调节比较电路52中所使用的比较电平。
可变基准电路54如下调节基准电压。可变基准电路54中所使用的计数器电路56顺序地增加或者减小计数器电路56的数字输出值。结果，可变基准电路54能够连续地改变其模拟输出的电平。比较电路52将可变基准电路54所生成的模拟基准电压的连续改变的电平与正弦信号生成电路50所生成的正弦电压进行比较，以按照如图11所示的第一阶段(或虚线A)→第二阶段(或虚线B)→第三阶段(或虚线C)的次序来连续地改变驱动电路30的控制定时。就是说，可以按照第一阶段(图10A所示)→第二阶段(图10B所示)→第三阶段(图10C所示)的次序来连续地改变驱动电路30的控制定时。
按照根据第三实施例的技术，正弦电压被与基准电压进行比较。计数器的计数值被用于连续地增加或者减小基准电压。就是说，按照计数器的计数值连续地改变基准电压。基于比较结果，3相LC谐振电路的节点被驱动。虽然需要诸如信号生成电路和比较电路这样的模拟电路，但是用于连续地改变控制定时的电路可以是任意电路，只要该电路能够改变基准电压。电路规模不按照阶段数增长。根据第二实施例的技术具有大电路规模的缺点。但是，第三实施例能够消除该缺点。
要注意到的是，如先前所述，可以使本实施例中用作正弦信号生成电路50的周期信号生成电路中的信号值的改变变成逐步的改变。同理，也可以使本实施例中用作可变基准电路54的基准信号生成电路中的信号值的改变变成逐步的改变。因此，可以作为整体来执行驱动电路30的操作，以引起控制定时的逐步转变。事实上，可以按照与第二实施例相同的方式来执行控制。
因此，如果正弦信号生成电路50和/或可变基准电路54具有能够把用于逐步改变输出值的操作切换为用于连续地改变输出值的操作并且反之亦然的配置，则可以容易地根据用于驱动具有容性阻抗的器件的方法的目的，把根据第二实施例的控制或者根据第三实施例的控制从一个切换为另一个。就是说，可以构造用户友好的驱动电路。
图15是根据第三实施例在对驱动电路30所执行的控制的效果进行描述时所参考的示图。如果驱动电路30的输出逻辑电平和电平相位的分配按照第一阶段(图10A所示)→第二阶段(图10B所示)→第三阶段(图10C所示)的次序被连续地改变，则与第二实施例非常相似，在第一阶段处，从电源Vdd输出的电流被增加，以避免过冲并同时防止初始驱动功率减小。然后，以预先确定的速度，从第一阶段经由第二阶段转变为第三阶段，以增加保持在3相谐振电路10中的电流。因此，稳态电流可被最小化，并且因此功率消耗可被最小化。
这样，基准电压被连续地改变，以使控制定时从第一阶段(或虚线A)连续地转变为第三阶段(或虚线C)。在转变中，稳态电流被减小同时过冲被避免并且初始驱动功率被防止同时减小。这时，没有必要采用长的第一阶段。例如，如果从第一阶段(或虚线A)到第三阶段(或虚线C)的转变用了至少四个周期(或者，在一个周期等于24纳秒的情况下为96纳秒)，则通过具有0Ω电阻的阻尼电阻器，如图15所示稳态电流可被减小同时过冲被抑制。即使转变用了比所需时间更长的时间，过冲的幅度也不改变，尽管初始驱动功率的劣化的避免也可被实现。因此，四个周期的转变时间被认为是实用的转变时间。
要注意到的是，如从对实施例的上述描述显而易见的，通过使出现在3相LC谐振电路的节点处的逻辑电平的初始值(a、b、c)和逻辑电平的末尾值(a、b、c)与典型值(0、1、1)相匹配，功率消耗可被减小至较小值。但是，如果这种控制被终止，则虽然3相LC谐振电路是谐振电路，衰减的振荡在固定时间段内发生在3相LC谐振电路中。因此，很有可能图像质量会劣化。作为该问题的一个可能的解决方案，例如在CCD转移中，被该衰减振荡不正确的转移的信号不受到信号处理。
此外，与驱动频率有关的谐振频率稳定性可能是个问题。但是，非如图所示，已经证实如果使驱动频率改变情况下的谐振频率改变变为小到某一程度，就是说，如果谐振频率的改变在±20％的一般范围内，例如，可以使波形幅度的改变变得足够小，以不产生影响。
<跟上器件的特性变化> 图16A和16B是根据本发明的在对一种用于驱动容性器件的一般改进版本的技术的基本原理进行描述时所参考的示图。图16A和16B分别对应于图1和2。
该一般改进版本的特征在于其采用一种用于跟上不同相位的阻抗电路中所使用的器件的特性变化的技术。在附图中，呈现变化的每个器件由具有以下后缀的标号表示，所述标号用作指示分配给使用该器件的阻抗电路的相位的号码的尾标。
使符号φ0、φ1和φ2分别表示用于这三个相位的驱动电源的初始相位。还使用于这三个相位的阻抗电路的阻抗Z0、Z1和Z2分别通过以下式子来表示Z0＝z0exp(jθ0)，Z1＝z1exp(jθ1)并且Z2＝z2exp(jθ2)。在这种情况下，从表示3相LCR-C电路的多元件功率消耗P的式(2)得到的式(5)可被修改以产生如下式(11) [式11] 使符号VA表示表观功率并使cosΨ表示功率因数。在这种情况下，功率消耗P可由式子P＝VAexp(jΨ)表示，并且作为式(6)和(7)的修改形式分别得到式(12)和(13)。
[式12]
[式13]

还是在这种情况下，希望使保持在3相谐振电路10中的电流最大化。因此，设置要求功率消耗P的绝对值|P|被最大化的条件也是理想的。就是说，最大表观功率和功率因数1是最佳的。
因此，驱动电源2所生成的逻辑电平的初始相位的条件由作为式(8)的改进形式的式(14)表示如下。
[式14] <用于确定初始相位的第一方法> 图17A和17B分别对应于图3A和3B。图17A和17B是对用于在器件之间存在特性变化的假定下确定驱动电源2所生成的逻辑电平的初始相位φ0，φ1和φ2的第一方法进行描述时所参考的示图。用于确定驱动电源2所生成的逻辑电平的初始相位φ0，φ1和φ2的第一方法的特征在于根据第一方法，在注意三角形的边界长度的同时，第一相位的阻抗电路的初始相位和剩余相位的阻抗电路的初始相位被调节。
我们来考虑一个平面上的多个向量a、b和c。在附图和表达式中，箭头→被置于表示向量a、b和c的符号a、b和c中的每一个上。我们取原点作为基点。在图17A所示的星形向量平衡状态下，使向量a、b和c分别由式(15-1)、(15-2)和(15-3)表示。在这种情况下，所发现的条件式由式(15-4)表示。
[图15] 此外，图17A所示的星形向量平衡状态可被变换为图17B所示的Δ形向量平衡状态。但是，因为器件之间存在特性变化，Δ形向量平衡状态不是具有等边三角形状的向量平衡状态。在图17B所示的Δ形向量平衡状态下，由向量a和b形成的角度α、由向量a和c形成的角度β以及由向量c和b形成的角度γ分别由早先给出的式(10-1)、(10-2)和(10-3)表示。
在这种情况下，如果注意三角形的边界长度，则式(16-1)被得到同时cosβ和cosγ可由式(16-2)表示。此外，如果考虑一种通过固定三种初始相位之一并且改变剩余两种初始相位来减小3相谐振的稳态电流的技术，则三种初始相位最终由式(16-3)表示，其中，通常固定相位是φ2同时剩余两种初始相位是φ0和φ1。
[式16] 如上所述，根据用于确定初始相位的第一方法，在通过注意三角形的边界长度来调节初始相位的过程中，如果三种初始相位之一是固定的并且剩余两种初始相位通常根据条件式(16-3)而改变，则剩余两种初始相位的值可被明确的确定。因此，可以实现用于使保持在使用以下元件的3相谐振电路中的电流最大化的控制定时，所述元件所具有的阻抗表现由器件之间的特性变化而引起的变化。结果，即使器件之间存在特性变化，驱动电路30所消耗的功率也可被最小化。
图18是示出用于确定初始相位的第一方法所应用于的一般实验的结果的示图。预控制初始相位的定义被给出如下(phase_a，phase_b，phase_c)＝(90，330，210)、(_nn_a，_nn_b，_nn_c)＝(1.15，1，0.85)并且(_1_a，_1_b，_1_c)＝(1.15，1，0.85)。在这种情况下，phase_x的定义(其中x表示下标a、b或者c)示出下标a、b或者c所指示的相位的初始值。同理，nn_x的定义(其中x表示下标a、b或者c)示出下标a、b或者c所指示的相位的电容与CCD电容的比，CCD电容是图16A所示的C00、C01或者C02。类似地，1_x的定义(其中x表示下标a、b或者c)示出下标a、b或者c所指示的相位的电感与基准值的比。
边界长度的调节顺序被给出如下 (A)phase_a＝90度，phase_b＝270至450度并且phase_c＝210度Phase_b的第一控制 (B)phase_a＝90度，phase_b＝325至335度并且phase_c＝210度phase_b的第一控制 (C)phase_a＝90度，phase_b＝330度并且phase_c＝150至210度Phase_c的第一控制 (D)phase_a＝90度，phase_b＝330度并且phase_c＝180至200度phase_c的第一控制 (E)phase_a＝90度，phase_b＝300至330度并且phase_c＝190度Phase_c的第二控制 (F)phase_a＝90度，phase_b＝320度并且phase_c＝190度→8.433毫安控制结束 如(F)中所示，在控制已经完成之后，电流具有8.433毫安的幅度。
如从本实施例的描述显而易见，如果三种初始相位中的特定一种是固定的并且剩余的两种初始相位通常在通过注意三角形的边界长度来调节初始相位的过程中被改变，则3相谐振电路的稳态电路可被减小。在上面给出的描述中，作为一个示例，图18所示的phase_a的初始值被用作特定相位同时，同一附图所示的phase_b和phase_c的初始值被用作剩余的两种初始相位。
在用于确定初始相位的第一方法中，两种初始相位被调节。因此，调节程度较高，并且通过增加搜索处理的数目，可以找到更小的稳态电流。
但是，因为要调节的初始相位的数目较多，所以用于调节初始相位的过程变得复杂。用于调节初始相位的过程变得复杂是因为有必要设置所有三种相位的电路阻抗中的两种初始相位。如从对用于确定初始相位的第一方法进行的描述显而易见，两种初始相位各自是通过使用具有限于-1至+1范围的值的反余弦函数来确定的。因此很可能无法跟上实际的阻抗变化。
<用于确定初始相位的第二方法> 图19A和19B分别对应于图3A和3B，又分别对应于图17A和17B。图19A和19B是对在器件之间存在变化的假定下用于确定驱动电源2所生成的逻辑电平的初始相位φ0、φ1和φ2的第二方法进行描述时所参考的示图。用于确定驱动电源2所生成的逻辑电平的初始相位φ0、φ1和φ2的第二方法的特征在于根据第二方法，通过固定三个向量中的两个向量的方向同时改变剩余向量的方向来维持三个向量的平衡状态，并且同时注意三角形的区域，以得到与剩余向量相对应的相位的初始值。
我们来假定图17A所示的2个向量a和b的方向是固定的，同时角度∠a被设为π/6(弧度)并且角度∠b被设为5π/6(弧度)。在这种状态下，向量c的方向被改变为图19A所示的方向以维持向量的平衡状态。
要注意的是，如果向量a、b和c被设置为满足早先所给出的式(15-1)至(16-3)，则所需条件式可由式(15-4)表示。
此外，图19A所示的星形向量平衡状态可被变换为图19B所示的Δ形向量平衡状态。但是，因为器件之间存在特性变化，所以Δ形向量平衡状态不是具有等边三角形状的向量平衡状态。在图19B所示的Δ形向量平衡状态下，由向量a和b形成的角度α、由向量a和c形成的角度β以及由向量c和b形成的角度γ分别由式(17-1)、(17-2)和(17-3)表示。
[式17] 然后，注意三角形的面积以得到与剩余向量相对应的相位的初始值φ0的条件。因为角度∠a被设为π/6(弧度)并且角度∠b被设为5π/6(弧度)，所以初始值φ2和φ1分别具有以下值φ2＝π/6并且φ1＝5π/6。因此，三角形的区域SΔ可由下面给出的式(18)表示。相应地，初始相位φ0可由下面给出的式(19)表示。
[式18] [式19] 在这种情况下，三角形的面积SΔ绝不会具有负值。就是说，三角形的面积SΔ总是具有正值(SΔ＞0)。因此，初始相位φ0具有在范围7π/6＜φ0＜11π/6之内的值。
总结上面所述而产生下面给出的作为表示初始相位φ0、φ1和φ2的最终值的式子的式(20) [式20]
如上所述，在根据第二初始相位确定方法来调节初始相位的过程中，三个向量的平衡状态是通过固定这三个向量中的两个向量的方向同时改变剩余向量的方向来维持的，同时，注意三角形的面积以根据式(20)来调节与剩余向量相对应的相位的初始值。这样，与剩余向量相对应的初始相位可被唯一地确定。因此，可以实现用于使保持在使用以下元件的3相谐振电路中的电流最大化的控制定时所述元件所具有的阻抗表现由器件之间的特性变化而引起的变化。结果，即使器件之间存在特性变化，驱动电路30所消耗的功率也可被最小化。
图20是示出用于确定初始相位的第二方法所应用于的一般实验结果的示图。预先控制的初始相位定义被给出如下(phase_a，phase_b，phase_c)＝(90，330，210)，(_nn_a，_nn_b，-nn_c)＝(1.15，1，0.85)并且(_1_a，_1_b，_1_c)＝(1.15，1，0.85)。三角形面积的调节顺序被给出如下 (A)phase_a＝0至180度，phase_b＝330度并且phase_c＝210度Phase_a的控制 (B)phase_a＝60至150度，phase_b＝330度并且phase_c＝210度phase_a的控制 (C)phase_a＝90至120度，phase_b＝330度并且phase_c＝210度phase_a的控制 (D)phase_a＝108度，phase_b＝330度并且phase_c＝210度→8毫安控制结束 如(D)所示，在控制完成之后，电流具有8.454毫安的幅度。
如从一般实验结果显而易见，注意三角形的面积并且三种初始相位中的两种是固定的，同时剩余初始相位被改变，以减小3相谐振的稳态电流。在上述示例中，三种初始相位中的两种是图20所示的Phase_b和Phase_c的初始值，并且剩余初始相位是同一附图所示的Phase_a的初始值。
在用于确定初始相位的第二方法的情况下，被调节的初始相位的数目是1，使得调节自由度与第一方法相比较低。但是，控制简易度的增加与调节自由度的减小成比例。此外，因为被调节的初始相位的数目仅为一个，所以虽然第二方法也能够减小稳态电流，但是调节精度与用于确定初始相位的第一方法相比不能够说足够。例如，如图20中的(D)所示，在控制完成之后，电流所具有的幅度8.454毫安稍大于8.433毫安，8.433毫安是图18中的(F)所示的电流的幅度，图18中的(F)所示的电流是由按照用于确定初始相位的第一方法调节边界长度而得到的电流。
因此，如果对用于确定初始相位的第二方法与第一方法进行比较的结果指示第一和第二方法之间的差异较大，则选择第一方法较好。如果对用于确定初始相位的第二方法与第一方法进行比较的结果指示第一和第二方法之间的差异小到可以忽略，则选择第二方法较好，以使控制方法简单。
<3相LC谐振电路的节点的相位和逻辑电平的分配第四实施例> 图21是对第四实施例所执行的用于向3相谐振电路的节点分配驱动电路所生成的输出逻辑电平和逻辑电平的相位以及驱动定时的操作进行描述时所参考的示图。更具体而言，图21是示出根据用于跟上器件之间的特性变化的第四实施例的驱动电路30的完整概貌的电路框图。
第四实施例的特征在于对于具有不同相位的阻抗电路中所使用的器件之间存在特性变化的情况，第四实施例具有用于实现用于确定初始相位的第一和第二方法的配置。
如果器件之间如上所述存在特性变化，则图中所示的完整概貌应用用于调节初始相位的第一或者第二初始相位确定方法，以便减小功率消耗。因此，如图所示，根据第四实施例的扩展驱动电路300除了根据第一至第三实施例中的任何一个实施例的驱动电路30之外还新使用稳压电源单元(或者稳压器)310和校正控制单元320。稳压电源单元310是用于向扩展驱动电路300中所使用的驱动电路30的输出级31提供稳压电源电压的单元。校正控制单元320是用于为以下情况调节驱动信号的初始相位以通过考虑阻抗变化来校正功率消耗的单元在所述情况下在n相谐振电路中的具有不同相位的阻抗电路当中存在阻抗变化。
校正控制单元320监视提供给3相谐振电路10的驱动点的电源电流的负载调节特性，以按照基于用于确定初始相位的第一或第二方法的技术来调节初始相位。如前所述，3相谐振电路10的驱动点是扩展驱动电路300中所使用的驱动电路30的输出级31，该驱动电路30与根据第一到第三实施例中的任何一个实施例的驱动电路30一样。
由于上述原因，校正控制单元320使用监视单元(或检测器)322和相位调节单元(校准器)324。监视单元322是用于对稳压电源单元310所输出的电压进行监视(检测)的检测器。另一方面，相位调节单元324是用于基于监视单元322所执行的检测过程的结果来调节以下初始相位的校准器所述初始相位是根据第一或第二初始相位确定方法确定的。
为了使监视单元322准确地对稳压电源单元310提供给扩展驱动电路300中所使用的输出级31的稳态电流进行监视，在电源线350与地(GND)之间提供了所谓的去耦电容器(也被称为旁路电容器)340，作为用于除去包括在电源电压中的作为谐波分量的电源噪声的电容器。
监视单元322检查稳压电源单元310的负载调节特性，以对稳压电源单元310提供给扩展驱动电路300中所使用的输出级31的稳态电流进行监视，从而将监视结果提供给相位调节电路324。
相位调节单元324在用于调节初始相位的驱动操作中，将校准后的数据递送到根据第一至第三实施例中的任何一个实施例的驱动电路30中所使用的寄存器电路130中的寄存器134。校准后的数据是用于调节寄存器134的内容的数据。
具体而言，每当相位调节单元324调节初始相位，相位调节单元324就将调节后的输出电压与调节前的输出电压进行比较。如果比较结果指示输出电压增大，则判定稳态电流已经减小。因此，执行对初始相位进行进一步调节的操作。另一方面，如果比较结果指示输出电压减小，则判定稳态电流已经增加。因此，执行将初始相位恢复为其原始值的操作。
这时，作为一种用于确认稳态电流已被最小化的方法，稳态电流被确认在紧接在前的测试之前的测试处已经减小，并且稳态电流被确认在紧接在前的测试处已经增加。以这种方式确认稳态电流在紧接在前的测试之前的测试处已被最小化，以避免以下状态其中，仅因为看到稳态电流在第一测试处已经增加，用于调节初始相位的操作就被不希望的结束。
如上所述，在3相谐振电路中存在阻抗变化的假定下，提供给驱动电路30的输出级31的功率是由稳压电源单元310控制的，稳压电源单元310所输出的电流被检查以确定稳压电源单元310的负载调节特性，同时监视单元322和相位调节单元324把将被提供给寄存器电路130中所使用的寄存器134的校准后的数据确定为用于使稳态电流最小化的设定值。在相位调节单元324在驱动操作中将校准后的数据递送给寄存器134的情况下，可以通过考虑到阻抗变化来校正功率消耗的减小。
<CCD固态图像拾取器件及其外围设备的概貌> 图22是示出使用CCD固态图像拾取器件210和驱动控制单元240的固态图像拾取装置202的概貌的示图，所述驱动控制单元240是用于驱动CCD固态图像拾取器件210的驱动电路的一个实施例。在该实施例中，采用IT(Interline Transfer，行间转移)的CCD固态图像拾取器件210经受垂直驱动转移和水平驱动转移，垂直驱动转移使用六个或者八个相位，水平驱动转移使用三个相位。
如图22所示，作为驱动电路的一个实施例的驱动控制电路240使用定时信号生成单元241和驱动单元242，该驱动单元242用作输入单元。要注意的是，在本文中所描述的驱动电路的情况下，图中所示的驱动单元242不是问题。相反地，主要元件是用于生成脉冲信号的定时信号生成单元241，该脉冲信号用于将逻辑电平1、0和Z提供给与驱动控制单元240的输出端或者水平CCD 215的驱动点相对应的水平转移电极。要注意的是，对于驱动单元242所驱动的每个电极，驱动单元242具有包括P沟道MOS晶体管和N沟道MOS晶体管的串联电路，P沟道MOS晶体管和N沟道MOS晶体管按照图4A所示的配置互相连接。
CCD固态图像拾取器件210从驱动电源246接收漏电压VDD和复位漏电压VRD，驱动电源246还把预先确定的电压提供给用作驱动控制单元240的输出单元的驱动单元242。
固态图像拾取装置202中所使用的CCD固态图像拾取器件210包括许多传感单元(或者说感光单元)211，这些传感单元211被以垂直(列)和水平(行)方向布置在半导体衬底221上以形成2维矩阵。每个亦被称为感光单元的传感单元211各自对应于一个像素(或者说单位单元)。每个传感单元211由光电二极管组成，光电二极管是一般的光敏器件。每个传感单元211将来自光接收面的入射光束转换为信号电荷，该信号电荷具有与光束数量成比例的数量。
对于传感单元211的每个列，CCD固态图像拾取器件210具有使用V(垂直)寄存单元和垂直转移单元的垂直CCD 213。垂直CCD 213具有多个垂直转移电极224(224-1至224-6或者224-1至224-8)，用于单位单元211中的每一个。在该实施例中，垂直CDD 213具有用于6相或者8相驱动的六个或者八个垂直转移电极224。
垂直CCD 213的转移方向是图中的垂直方向。垂直CCD 213各自朝向该方向。垂直转移电极224被以与垂直方向垂直的方向(水平方向)布置。在每个单独的垂直CCD 213和与该单独垂直CCD 213相关联的传感单元211之间，提供了读栅极(ROG)212。此外，在每个单位单元211的边界部分上提供了沟道截断CS(channel stop CS)。图像拍摄区域214包括垂直CCD 213，每个垂直CCD 213是为传感单元211的每列提供的并且用于转移每个读栅极212从传感单元211之一读出的信号电荷。
积累在传感单元211中的信号电荷被读栅极212所输出的读脉冲XSG读出，从而被转移到垂直CCD 213，读栅极212是由与读脉冲XSG相对应的驱动脉冲驱动的。受基于六个相位(或者八个相位)的垂直转移时钟脉冲V1至V6(或V8)的驱动脉冲φV1至φV6(或者φV8)驱动，垂直CCD 213在水平消隐期的一部分中传播以垂直方向从传感单元211中与扫描线相对应的部分单元中读出的信号电荷。具体地，行单元中所执行的作为信号电荷的转移的垂直方向的转移被称为行移(line shift)。
此外，CCD固态图像拾取器件210还为一行使用水平CCD 215，该水平CCD 215朝向附图中的水平方向并且在该水平方向上延伸。被提供在与垂直CCD 213的垂直方向转移末端邻近的位置处，即被提供在与垂直CCD 213的末行部分邻近的位置处的水平CCD 215使用H(水平)寄存单元和水平转移单元。受基于三个相位的水平转移时钟脉冲H1、H2和H3的驱动脉冲φH1、φH2和φH3驱动，本实施例中的水平CCD 215在水平消隐期之后的水平扫描周期中顺序地传播从垂直CCD 213转移来的信号电荷，该信号电荷是水平方向上的1行的信号电荷。具体而言，存在用于P沟道的水平转移时钟脉冲H1、H2和H3以及用于N沟道的水平转移时钟脉冲H1、H2和H3。因此，为3相驱动提供了三个水平转移电极229。在附图中，3个水平转移电极分别由标号229-1、229-2和229-3表示。
在水平CCD 215的转移末端处，通常具有FDA(Floating DiffusionAmplification，浮动传播放大)配置的电荷电压转换单元216被提供。该电荷电压转换单元216顺序地将水平方向上通过水平CCD 215转移的信号电荷转换为电压，并且输出表示由该转换过程得到的电压的电压信号。该电压信号被输出作为VOUT，表示与来自拍摄对象的入射光束的数量相对应的CCD输出。上面的描述说明了采用行间转移方法的CCD固态图像拾取器件210的配置。
固态图像拾取装置202使用定时信号生成单元241和驱动单元242，驱动单元242是根据本实施例的固态图像拾取装置202的特征部件。定时信号生成单元241是用于生成各种用于驱动CCD固态图像拾取器件210的脉冲信号的部件。更具体的说，定时信号生成单元241生成每个具有两个值的脉冲信号，这两个值分别对应于L(低)和H(高)电平。另一方面，驱动单元242是用于把从定时信号生成单元241中接收到的脉冲转换为每个具有预先确定的电平的驱动脉冲并且将该驱动脉冲提供给CCD固态图像拾取器件210的部件。
例如，基于水平同步信号HD和垂直同步信号VD，定时信号生成单元241生成读脉冲XSG、垂直转移时钟脉冲V1至Vn、水平转移时钟脉冲H1、H2和H3以及复位脉冲RG，从而将这些脉冲提供给驱动电路242。如前所述，读脉冲XSG各自是用于读出积累在CCD固态图像拾取器件210中所使用的传感单元211中的信号电荷的脉冲。同样如前所述，垂直转移时钟脉冲V1至Vn是用于转移已在垂直方向上被从传感单元211读出的信号电荷并且将该电荷递送到水平CCD 215的脉冲。后缀n是驱动操作中的相位数目。在本实施例中，相位数目为六。在这种情况下，垂直转移时钟脉冲是V1至V6。相位数目也可以是八。在这种情况下，垂直转移时钟脉冲是V1至V8。同样如前所述，水平转移时钟脉冲H1、H2和H3是用于转移已经在水平方向上从垂直CCD 213接收到的信号电荷并且将该电荷递送给电荷电压转换单元216的脉冲。
如上所述，驱动单元242把从定时信号生成电路241接收到的各种上述脉冲转换为每个具有预先确定的电平的被称为上述驱动脉冲的电压信号或者其他信号，并且将驱动脉冲或者其他信号提供给CCD固态图像拾取器件210。例如，驱动单元242把从定时信号生成电路241接收到的作为用于n(＝6或者8)个相位的脉冲的垂直转移时钟脉冲V1至V6(或者V8)分别转换为垂直驱动脉冲φV1至φV6(或者φV8)，这些垂直驱动脉冲φV1至φV6(或者φV8)将被应用于CCD固态图像拾取器件210中预先确定的与之相对应的224-1至224-6或者224-1至224-8。同理，驱动单元242把作为用于三个相位的脉冲的水平转移时钟脉冲H1、H2和H3分别转换为水平驱动脉冲φH1、φH2和φH3，水平驱动脉冲φH1、φH2和φH3将被应用于CCD固态图像拾取器件210中预先确定的与之相对应的水平转移电极229-1、229-2和229-3。
在这种情况下，作为本实施例的特征部件，驱动单元242能够基于从定时信号生成单元241接收到的作为用于三个相位的脉冲的水平转移时钟脉冲H1、H2和H3，将水平转移电极229的逻辑电平不仅设为L和H，还设为高阻抗状态。具体而言，如先前所述存在用于P沟道的水平转移时钟脉冲H1、H2和H3以及用于N沟道的水平转移时钟脉冲H1、H2和H3。
要注意的是，驱动单元242把读脉冲XSG叠加于从从定时信号生成单元241接收到的作为用于n(＝6或者8)个相位的脉冲的垂直转移时钟脉冲V1至V6(或者V8)中选择的垂直转移时钟脉冲V1、V3和V5(或者V7)之上，把每个具有三种电平之一的垂直驱动脉冲φV1、φV3和φV5(或者φV7)提供给CCD固态图像拾取器件210。就是说，垂直驱动脉冲φV1、φV3和φV5(或者φV7)不仅用于传统的垂直转移操作，还用于读出信号电荷的操作。
以下描述说明了具有上述配置的CCD固态图像拾取器件210所执行的操作的顺序。首先，定时信号生成单元241生成各种脉冲信号，例如读脉冲XSG、垂直转移时钟脉冲V1至V6(或者V8)。驱动单元242把从定时信号生成单元241接收到的脉冲信号转换为每个具有预先确定的电平的被称为驱动脉冲的电压信号，并且将该驱动脉冲或者其他信号提供给CCD固态图像拾取器件210。
定时信号生成单元241所生成的读脉冲XSG被应用于读栅极212的转移沟道终端电极，以加深出现在转移沟道终端电极处的电位。当电位被加深时，信号电荷被从传感单元211读出并且通过读栅极212转移到垂直CCD 213。然后，基于用于六个或者八个相位的垂直驱动脉冲φV1至φV6(或者φV8)，垂直CCD 213被驱动为将信号电荷转移到水平CCD 215。
然后，基于驱动单元242所生成的、由对从定时信号生成单元241接收到的作为用于三个相位的脉冲的水平转移时钟脉冲H1、H2和H3的转换得到的、作为每个具有以下预定电平的脉冲的水平驱动脉冲φH1、φH2和φH3，水平CCD 215被驱动为把从多个垂直CCD 213接收到的作为与一行相对应的电荷的信号电荷转移到电荷电压转换单元216。
电荷电压转换单元216在附图中所未示出的浮动扩散单元中积累由水平CCD 215顺序地带来的信号电荷。接着，电荷电压转换单元216把所积累的信号电荷转换为信号电压，该信号电压然后按照基于定时信号生成单元241所生成的复位脉冲RG的控制通过具有附图中所未示出的源跟随器配置的输出电路被输出作为图像拾取信号(或者说CCD输出信号)VOUT。
就是说，在如上所述的CCD固态图像拾取器件210中，按照垂直和水平方向布置以形成图像拍摄区域214上的2维矩阵的传感单元211所检测到的信号电荷被每个为传感单元211的垂直列提供的垂直CCD 213以垂直方向转移到水平CCD 215。然后，水平CCD 215按照水平驱动脉冲φH1、φH2和φH3以水平方向把信号电荷转移到电荷电压转换电路216，所述水平驱动脉冲φH1、φH2和φH3是各自具有基于作为用于三个相位的脉冲的水平转移时钟脉冲H1、H2和H3的L、H和高阻抗电平之一的脉冲。接着，电荷电压转换单元216把从水平CCD 215接收到的积累信号电荷转换为表示信号电荷数量的电位。传感单元211、垂直CCD 213、水平CCD 215和电荷电压转换单元216所执行的操作被重复地执行。
在驱动控制单元240所执行的用于驱动如图22所示的CCD固态图像拾取器件210中所使用的水平CCD 215的过程中，驱动频率被设为高于垂直CCD 213的驱动频率的一值。此外，对于更大数目的像素，水平CCD215的驱动频率变得甚至高得多，从而引起以下问题，即功率消耗由于伴随用于以高频率对水平CCD 215进行驱动的操作的充电和放电过程而增大。但是，如果使用根据上述的第一至第三实施例中的任何一个实施例的控制定时来驱动水平CCD 215，则可以高频率执行用于驱动水平CCD 215的操作，而不增加功率消耗。
迄今已经通过使用多个实施例举例说明了本发明。但是，本发明的技术范围绝不限于这些实施例中所描述的范围。就是说，可以在不脱离本发明实质的范围内对这些实施例进行各种改变和改进。加入改变和改进的实施例也被包括在本发明的技术范围内。
上述实施例不应被理解为对权利要求书中所描述的本发明的限制。此外，实施例的描述中所说明的特性的所有组合不一定是本发明所提供的作为问题的解决方案的手段所需要的。上述实施例包括在多个阶段处发现的发明，并且从多个公开的配置元件的正确组合中可以提取多个发明。即使从所述实施例中所包括的所有配置元件中除去某些配置元件，也可以提取出仅包括没有所除去配置元件的配置元件的发明，以产生某些效果。
例如，在确定正确的驱动条件的过程中，考虑到以下一种情况，其中直接/并联谐振电路被构造为使用容性器件28和并联连接到容性器件28的串联电路21，该串联电路21是包括阻性器件22、容性器件24和感性器件26的串联电路。但是，谐振电路的配置绝不限于这种配置。例如，谐振电路也可以是仅包括容性器件28和感性器件26的并联电路，其中感性器件26并联连接到容性器件28。即使在这种情况下，也可以得到相同的驱动条件。就是说，通过使用于驱动节点的输出逻辑电平的相位互相错开2π/n(弧度)，保持在n相谐振电路中的电流可被最大化，并且因此功率消耗可被最小化。
在对第一至第三实施例的描述中，三种相位的控制定时被详细说明。但是，根据第一至第三实施例的技术不限于三种相位的技术。就是说，根据第一至第三实施例的技术可被应用于四种或者更多的相位。
作为使用根据上述第一至第三实施例的控制定时来驱动的具有容性阻抗的一般器件，由CCD固态图像拾取器件组成的水平CCD被使用。但是，被驱动的器件绝不限于这种水平CCD。例如，被驱动的器件可以是信号处理电路中所使用的作为延迟器件的电荷转移器件。
根据本发明，n相谐振电路的驱动点连接到其相应驱动电路的输出，并且n相谐振电路被以这样一种方式驱动，使得电流可被保持在n相谐振电路中。因此，每个驱动电路所使用的电源所输出的电流的幅度可被有效地抑制，并且功率消耗可被减小为比传统方法更小的值。
权利要求
1.一种用于驱动n个器件的驱动方法，所述n个器件中的每个器件被包括在组成n相LC谐振电路的多个相位阻抗电路之一中作为具有容性阻抗的器件，n是至少等于3的整数，其中，逻辑电平0、高阻抗电平或者逻辑电平1中的任一个被应用于所述相位阻抗电路的每个驱动点，使得引起谐振状态在所述相位阻抗电路之间顺序转移。
2.根据权利要求1所述的驱动方法，其中，所述逻辑电平0、所述高阻抗电平和所述逻辑电平1中的任一个按照所述相位阻抗电路之间的2π/n相位差被应用于所述驱动点中的每一个。
3.根据权利要求1所述的驱动方法，其中，所述具有容性阻抗的n个器件中的每个器件被驱动使得增加所述n相LC谐振电路中的表观功率。
4.根据权利要求1所述的驱动方法，其中，所述具有容性阻抗的n个器件中的每个器件被驱动使得允许所述n相LC谐振电路达到接近1的功率因数。
5.一种用于驱动n个器件的驱动装置，所述n个器件中的每个器件被包括在组成n相LC谐振电路的相位阻抗电路之一中作为具有容性阻抗的器件，n是至少等于3的整数，所述驱动装置包括
驱动电路，所述驱动电路用于生成脉冲信号，以驱动所述相位阻抗电路中的驱动点，使得引起谐振状态在所述相位阻抗电路之间顺序转移。
6.一种用于驱动被包括在n相LC谐振电路中的n个器件的驱动装置，所述n个器件中的每个器件是具有容性阻抗的器件，所述驱动装置包括驱动电路，所述驱动电路用于生成脉冲信号，以驱动所述n相LC谐振电路的驱动点，以便设置所述驱动点中的每一个处的逻辑电平0、高阻抗电平或者逻辑电平1中的任一个。
7.根据权利要求6所述的驱动装置，其中，所述驱动电路生成脉冲信号，以将逻辑电平0、高阻抗电平或者逻辑电平1中的任一个应用于在所述n相LC谐振电路中所使用的相位阻抗电路的每个驱动点，使得引起谐振状态在所述相位阻抗电路之间顺序转移。
8.根据权利要求5至7中的任何一个所述的驱动装置，其中，所述脉冲信号被生成为用于驱动所述驱动点以在所述相位阻抗电路之间维持2π/n相位差的信号。
9.根据权利要求7所述的驱动装置，其中，通过在所述逻辑电平0和所述逻辑电平1之间建立所述高阻抗电平，所述逻辑电平0被改变到所述逻辑电平1，而通过在所述逻辑电平1和所述逻辑电平0之间建立所述高阻抗电平，所述所述逻辑电平1被改变到所述逻辑电平0。
10.根据权利要求7所述的驱动装置，其中，通过从向每个所述驱动点提供所述逻辑电平0或者逻辑电平1的第一阶段转变为向每个所述驱动点提供所述逻辑电平0、所述高阻抗电平或者所述逻辑电平1的稳态阶段来驱动所述每个具有容性阻抗的n个器件。
11.根据权利要求10所述的驱动装置，其中，从所述第一阶段到所述稳态阶段的所述转换是通过以下步骤进行的
通过在所述逻辑电平0和所述逻辑电平1之间建立所述高阻抗电平而将所述逻辑电平0改变为所述逻辑电平1，并且通过在所述逻辑电平1和所述逻辑电平0之间建立所述高阻抗电平而将所述逻辑电平1改变为所述逻辑电平0；以及
逐渐地增加所述高阻抗电平的时段。
12.根据权利要求10所述的驱动装置，其中，从所述第一阶段到所述稳态阶段的所述转变是逐渐进行的。
13.根据权利要求10所述的驱动装置，其中，所述驱动电路包括
多个单独的驱动电路，每个驱动电路用于设置所述相位阻抗电路之一的驱动点处的逻辑电平；以及
选择电路，用于选择所述单独的驱动电路的输出之一，以逐渐地进行从所述第一阶段到所述稳态阶段的所述转变。
14.根据权利要求10所述的驱动装置，其中，从所述第一阶段到所述稳态阶段的所述转变是连续进行的。
15.根据权利要求10所述的驱动装置，其中，所述驱动电路包括
周期信号生成电路，用于生成一信号，所述信号使其信号值逐渐地改变，并且所述信号周期性地变化；
基准信号生成电路，用于生成逐渐改变的基准信号；以及
比较电路，用于对由所述周期信号生成电路输出的信号和由所述基准信号生成电路输出的基准信号进行比较；
其中，所述驱动电路基于由所述比较电路输出的结果来输出所述逻辑电平。
16.根据权利要求15所述的驱动装置，其中，所述周期信号生成电路具有用于生成具有逐渐改变的信号值的信号的单元，从而允许所述每个具有容性阻抗的n个器件被驱动为使得从所述第一阶段到所述稳态阶段的所述转换被逐渐地进行。
17.根据权利要求15所述的驱动装置，其中，所述基准信号生成电路具有用于生成具有逐渐改变的信号值的基准信号的单元，从而允许所述每个具有容性阻抗的n个器件被驱动为使得从所述第一阶段到所述稳态阶段的所述转换被逐渐地进行。
18.根据权利要求15所述的驱动装置，其中，所述周期信号生成电路具有用于生成具有连续改变的信号值的信号的单元，而所述基准信号生成电路具有用于生成具有连续改变的信号值的基准信号的单元，从而允许所述每个具有容性阻抗的n个器件被驱动为使得从所述第一阶段到所述稳态阶段的所述转换被连续地进行。
19.根据权利要求5或者6所述的驱动装置，其中，所述每个具有容性阻抗的n个器件被驱动使得增加所述n相LC谐振电路中的表观功率。
20.根据权利要求5或者6所述的驱动装置，其中，所述每个具有容性阻抗的n个器件被驱动使得允许所述n相LC谐振电路达到接近1的功率系数。
21.根据权利要求5或者6所述的驱动装置，其中，所述驱动装置还具有补偿控制单元，所述补偿控制单元用于通过调节为每个所述驱动点生成的所述脉冲信号的初始相位，来针对考虑到的所述器件的变化补偿功率消耗。
22.根据权利要求21所述的驱动装置，其中，所述补偿控制单元通过监视被提供给所述驱动点中的每个单独驱动点的电源电流的负载调节特性，来调节为所述单独驱动点生成的所述脉冲信号的初始相位。
23.一种图像拾取设备，所述图像拾取设备具有n个电荷转移器件，所述n个电荷转移器件中的每个被包括在组成n相LC谐振电路的相位阻抗电路之一中作为具有容性阻抗的器件，其中n是至少等于3的整数，所述图像拾取设备包括
驱动电路，所述驱动电路用于生成脉冲信号，以通过顺序地设置所述相位阻抗电路中的每个驱动点处的逻辑电平0、高阻抗电平或者逻辑电平1中的任一个，来驱动所述驱动点，使得引起谐振状态在所述相位阻抗电路之间顺序转变。
24.根据权利要求23所述的图像拾取设备，其中
所述电荷转移器件被按照垂直和水平方向布置，以形成二维矩阵；并且
所述驱动电路生成用于驱动布置在所述水平方向上的所述电荷转移器件的脉冲信号。
全文摘要
诸如电荷耦合器件这样的三个器件中每个被包括在组成3相谐振电路的三个相位阻抗电路之一中作为具有容性阻抗的器件。驱动电路将逻辑电平0、高阻抗电平或者逻辑电平1应用于相位阻抗电路中的节点Node_A、Node_B和Node_C中的每一个，以引起谐振状态在相位阻抗电路中的顺序转变。在驱动相位阻抗电路的操作中，逻辑电平0、高阻抗电平和逻辑电平1中的任一个被应用于每个节点，以在相位阻抗电路之间维持2π/3的相位差。这样，逻辑电平和逻辑电平相位被以这样一种方式分配给节点，使得逻辑电平在每个与时间点相对应的任何定时处不互相重叠。因此，用于驱动每个具有容性阻抗的器件的驱动装置能够减小功率消耗。
文档编号H04N5/372GK101151891SQ20068001088
公开日2008年3月26日 申请日期2006年2月27日 优先权日2005年3月30日
发明者绢笠幸久, 濑上雅博, 广田功 申请人:索尼株式会社