专利名称：一种电荷捕捉浮动栅极结构存储单元及其制作方法
技术领域：
本发明是关于非易失存储器装置技术，特别是关于一种具有非对称的 隧穿势垒结构的电荷捕捉浮动栅极结构存储单元及其制作方法。
本发明主张2008年4月14日申请的美国临时专利申请案第 61/124,652号的优先权，且纳入本文作为参考。
本发明与另一美国申请案相关，其名称为"CHARGE TRAPPING DEVICES WITH FIELD DISTRIBUTION LAYER OVER TUNNELING BARRIER",申请号11/756,559，申请日为2007年5月31号，在此提供 为参考数据。
背景技术：
闪存技术包括将电荷储存在通道与场效晶体管栅极之间的存储单元。 所储存的电荷会影响晶体管的阈值电压，且阈值电压会根据所储存电荷改 变而可以用来感测指示数据。
其中一种非常惯用的电荷储存存储单元被称为一浮动栅极存储单元。 在一浮动栅极存储单元中， 一个例如是多晶硅的导体材料被形成于一隧穿 势垒结构之上作为一浮动栅极， 一多晶硅层间介电层形成于浮动栅极之上 以使其与存储单元中的字线或是控制栅极隔离。此浮动栅极的形状被设计 为在通道与浮动栅极之间具有较高的电压耦合比例，如此施加在控制栅极 上的电压可以产生一较强的电场通过隧穿势垒结构。举例而言，浮动栅极 可以使用一 T形或是U形，其可以导致在控制栅极与浮动栅极之间相较于 通道与浮动栅极之间具有较大的表面区域，因此在控制栅极与浮动栅极之 间产生一较大的电容值。虽然此技术获得显著的成功，但是随着存储单元 的尺寸及存储单元之间的距离逐渐縮小，因为相邻浮动栅极之间的干扰问 题造成了此浮动栅极技术的表现开始劣化。
另一种型态的存储单元是基于使用一介电电荷捕捉结构将电荷储存在通道与场效晶体管栅极之间的存储单元。在此型态的存储单元中， 一介 电电荷捕捉结构是形成于隔离此介电电荷捕捉结构与通道的隧穿势垒结 构之上，且一顶介电层是形成于此介电电荷捕捉结构之上以隔离其与字线
或是控制栅极。一种称为硅-氧化物-氮化物-氧化物-硅(SONOS)型态存储单
元是此种装置的代表。
在使用介电电荷捕捉结构的存储单元中，因为设计中没有牵涉到耦合 比例的工程问题，此装置可以是平面的。因为是平面的结构，且相邻存储 单元间具有很少的耦合，使用介电电荷捕捉结构的存储单元被预测在工艺
最小特征尺寸演进到45纳米以下时可以取代浮动栅极结构。
最近发现即使是硅-氧化物-氮化物-氧化物-硅(SONOS)型态存储单元 在工艺最小特征尺寸演进到45纳米以下时，其表现也是会劣化。特别是， 在此介电电荷捕捉结构因为存储单元边缘区域弯曲的电场导致一较低的 阈值电压，而存储单元靠近通道中央区域具有一较大的阈值电压，所以会 造成在通道宽度方向上的不均匀电荷注入。此边缘区域的较低阈值电压会 导致表现的劣化。由相同发明人及申请人所提出的名称为"CHARGE TRAPPING DEVICES WITH FIELD DISTRIBUTION LAYER OVER TUNNELING BARRIER",申请号11/756,559，申请日为2007年5月31 号(公开号2008-0116506)，揭露了结合称为场分布层的一浮动栅极结构与 介于控制栅极与浮动栅极结构之间的一电荷捕捉层。
因此，有必要于沿着通道宽度方向上维持一更平稳的阈值电压，即使 是在沿着通道宽度方向上的电荷捕捉结构具有一不均匀的电荷浓度的情 况下。
发明内容
有鉴于此，本发明是关于非易失存储器装置技术，特别是关于非易失 存储器装置，其包含一浮动栅极是介于一第一隧穿势垒结构与包含一第二 隧穿势垒结构与浮动栅极连接的介电电荷捕捉结构之间，其中隧穿势垒结 构是非对称的。此第二隧穿势垒结构经过工程设计相较于该第一隧穿势垒 结构而言，具有不同的电子隧穿机率函数，举例而言，可以利用能隙工程 及/或不同的材料或是材料厚度，以帮助电子自浮动栅极移动到介电电荷捕捉层，然而却可以防止电子自介电电荷捕捉层经过浮动栅极而隧穿到半导 体主体之中。此浮动栅极将介电电荷捕捉层所影响电荷分布的电场更均匀 的分布于通道之中，在即使是沿着通道宽度方向上的电荷捕捉结构中具有 不均匀电荷浓度情况下，也可以导致沿着通道宽度方向上的一导电层下方 的一个更稳定的阈值电压。浮动栅极与介电电荷捕捉结构的组合可以使得 包含平面浮动栅极的存储单元，降低于一紧密阵列中相邻装置之间的干 扰。此外，此浮动栅极与介电电荷捕捉结构的组合，也可以将第一和第二 隧穿势垒结构安排成大部分的电荷会被此组合捕捉于此介电电荷捕捉层 中相对较深的陷阱内，于一高密度闪存中提供较佳的数据保存能力。
因此，根据本发明的一实施例，包含一存储单元包括一源极区域与一 漏极区域并由一通道区域所分隔。 一第一隧穿势垒结构置于该通道区域上 方，其厚度及介电特性可以建立一隧穿机率函数。 一浮动栅极置于该第一 隧穿势垒结构及该通道区域之上， 一第二隧穿势垒结构于该浮动栅极之 上， 一电荷捕捉介电层于该第二隧穿势垒结构之上，以及一顶介电结构置 于该电荷捕捉介电层之上， 一顶导电层置于该顶介电结构之上而作为栅 极。根据本发明实施例的存储单元，此第二隧穿势垒结构具有厚度及介电 特性，是使得其相较于第一隧穿势垒结构当施加偏压以对该存储单元进行 编程及擦除时，具有更佳的隧穿电流导体效率。即，此第二隧穿势垒结构 相较于第一隧穿势垒结构在一给定偏压条件下具有较高的隧穿机率。在此 情况下，随着存储单元的工艺及相邻存储单元之间的距离縮小，当施加偏 压以对该存储单元进行编程及擦除时，此存储单元内的电荷自此浮动栅极 流至此介电电荷捕捉层，其中这些电荷可以对导致不好的数据保存问题的 电荷泄漏免疫。
本发明亦揭露一种包含此处所描述存储单元的集成电路存储器装置。 本发明亦揭露一种制造此处所描述存储单元的方法，包括形成一第一 隧穿势垒结构置于一半导体衬底的表面上，形成一浮动栅极于该第一隧穿 势垒结构之上，形成一第二隧穿势垒结构于该浮动栅极表面之上，形成一 电荷捕捉介电层于该第二隧穿势垒结构之上，形成一顶介电结构于该电荷 捕捉介电层之上，以及形成一顶导电层于该顶介电结构。此第二隧穿势垒 结构如同之前所描述过的具有与第一隧穿势垒结构不同的特性。通过离子注入于衬底中，形成一源极区域与一漏极区域并由一通道区域所分隔，且此通道位于隧穿势垒结构之下。
一种此处所描述的存储单元，基本上是浮动栅极与能隙工程硅-氧化物
-氮化物-氧化物-硅(SONOS)电荷捕捉装置的组合。并不像传统的闪存结构一般， 一电荷捕捉装置(BE-SONOS)被制造于浮动栅极之上以取代多晶硅层间介电层。 一个具有非常薄的多晶硅(小于5纳米)平面浮动栅极结构可以被提供，以产生传统结构无法提供的间距尺寸。
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下。
本发明其它特点可见图式、实施方式以及权利要求范围的记载。
图1为一种现有硅-氧化物-氮化物-氧化物-硅(SONOS)型态存储单元
的基本结构。
图2为一种现有硅-氧化物-氮化物-氧化物-硅(SONOS)型态存储单元沿着通道宽度方向上的剖面图，平行于一NAND阵列组态的字线。
图3显示一类似于图2的结构，但其通道宽度W减少于趋近此底隧穿势垒结构、电荷捕捉介电层及顶隧穿势垒结构组合的等效氧化硅厚度。
图4为现有存储单元结构中沿着通道宽度方向上的不均匀电荷捕捉分布于电荷捕捉层的示意图。
图5显示因为图4中所示的不均匀电荷捕捉分布所导致的存储单元结构中沿着通道宽度方向上的不均匀等效阈值电压分布的示意图。
图6显示一硅-氧化物-氮化物-氧化物-硅(SONOS)型态存储单元由边缘效应所导致的不均匀电荷分布的此通道中漏极电流Id对栅极电压Vg的电流电压IV特性示意图。
图7为根据本发明实施例的一介电电荷捕捉存储单元沿着通道长度L方向上的剖面示意图，存储单元包含一导电层于此隧穿势垒结构上。
图8为根据本发明实施例的一存储单元阵列沿着通道宽度方向上的剖面示意图，其类似于图7中的存储单元。
图9显示具有类似图8中导电层的介电电荷捕捉存储单元结构中沿着
9通道宽度方向上的一电荷密度示意图。
图10显示此导电层的存在，确实可以对沿着通道宽度方向上的阈值电压Vi分布产生影响。
图11显示本发明一实施例的具有一导电层的介电电荷捕捉存储单元结构由不均匀电荷分布影响的此通道中漏极电流Id对栅极电压Vg的电流电压IV特性示意图。
图12为现有浮动栅极装置沿着一字线方向上的剖面示意图。
图13为现有浮动栅极装置沿着一字线方向上的剖面示意图，其具有一平面存储单元结构。
图14为一种电荷捕捉/浮动栅极存储器装置的剖面示意图，此剖面是
沿着一字线方向上。
图14A为能隙工程隧穿势垒层于低电场下介电隧穿结构的传导带与
价带的能级示意图，显示相对低的隧穿机率。
图14B为能隙工程隧穿势垒层于高电场下介电隧穿结构的传导带与价带的能级示意图，显示相对高的隧穿机率。
图15为一种类似于图14的电荷捕捉/浮动栅极存储器装置的剖面示意图，此剖面是沿着一字线方向上，其中此电荷捕捉层以一第二隧穿势垒结构而与浮动栅极隔离。
图16是显示此存储单元在编程偏压时所诱发的自栅极至衬底富勒-诺得汉隧穿的阈值电压改变与时间的关系示意图。
图17是显示此存储单元在进行编程时其计算的被捕捉电荷与时间的示意图。
图18是显示此存储单元在擦除偏压时所诱发的自栅极至衬底富勒-诺得汉隧穿的阈值电压改变与时间的关系示意图。
图19是显示此存储单元在进行擦除时其计算的被捕捉电荷与时间的示意图。
图20是显示本发明制造存储单元阵列工艺方法的第一阶段，其中一多晶硅层及一第一隧穿势垒结构形成于半导体衬底之上。
图21显示根据本发明的一实施例工艺的下一阶段，包含一刻蚀工艺来定义沟道隔离结构，以及沉积一介电材料于沟道隔离及衬底内。图22显示工艺的下一阶段，包含除去沟道隔离结构沉积工艺中多余的氧化硅，除去硬式掩模层，及除去浮动栅极多晶硅层之上的氧化硅。
图23显示工艺的下一阶段，包含形成多层材料叠层其包括第二隧穿势垒结构、 一电荷捕捉层及一阻挡介电层，其后一作为字线的顶导电材料被形成。
图24显示制造存储单元阵列工艺方法的一简化结构示意图，其具有
浮动栅极结构和介电电荷捕捉结构。
图25是可应用本发明具有电荷捕捉/浮动栅极(CTFG)存储单元的集成
电路的简化方块图。
图26是显示一更有效率的示意图，其中依此处所描述的工艺所制造的存储单元可以与使用于外围电路的互补式金氧半场效晶体管(CMOS)集成在一起。
图27是显示一替代电荷捕捉浮动栅极存储单元的剖面图，其中使用高介电常数缓冲氧化层作为阻挡介电层。
图28是显示一替代电荷捕捉浮动栅极存储单元的剖面图，其中使用三氧化二铝作为阻挡介电层及高功函数的栅极材料。
图29显示进行正FN编程对此处所描述的电荷捕捉浮动栅极存储装置的测试结果。
图30显示进行负FN擦除对此处所描述的电荷捕捉浮动栅极存储装置的测试结果。
图31显示在利用增量步进脉冲编程ISPP对此处所描述的电荷捕捉浮
动栅极存储装置的测试结果。
图32显示电荷捕捉浮动栅极存储单元在偏移阈值电压时漏极电流与栅极电压的IV关系图，其中存储单元具有第一长度及宽度。
图33显示电荷捕捉浮动栅极存储单元在偏移阈值电压时漏极电流与栅极电压的IV关系图，其中存储单元具有第二长度及宽度。
图34显示此电荷捕捉浮动栅极存储单元的次临界偏移的测试结果。
图35显示此电荷捕捉浮动栅极存储单元的阈值电压区间中互导gm的变异。
图36显示此电荷捕捉浮动栅极存储单元使用通道热电子编程时间与阈值电压的关系图，此阈值电压是在一反向与正向读取下感测。
图37显示电荷捕捉浮动栅极存储单元在对数坐标下栅极电压与漏极
电流的关系图，是在擦除与编程状态下进行。
图38显示电荷捕捉浮动栅极存储单元在线性坐标下栅极电压与漏极
电流的关系图，是在擦除与编程状态下进行。
图39显示此电荷捕捉浮动栅极存储单元阈值电压与编程电压的关系
图，此装置具有一隧穿势垒结构于介电捕捉层与浮动栅极之间，其是与于 半导体主体与浮动栅极之间的隧穿势垒结构相同。
图40显示此电荷捕捉浮动栅极存储单元阈值电压与擦除时间的关系
图，此装置具有一隧穿势垒结构于介电捕捉层与浮动栅极之间，其是与于 半导体主体与浮动栅极之间的隧穿势垒结构相同。
主要元件符号说明
10半导体衬底
11第一掺杂区域
12第二掺杂区域
13控制栅极
14底隧穿势垒结构
15电荷捕捉介电层
16顶隧穿势垒结构
20、 60浅沟道隔离结构(STI)
21、 22、61、
62电场
54底介电层
55电荷捕捉层
56顶介电层
57多晶硅字线
100介电电荷捕捉存储单元
101导电层102源极区域
103漏极区域
104衬底
105隧穿势垒结构
106电荷捕捉结构
107顶介电结构
雨顶导电层
110浅沟道隔离结构(STI)
111、112、113电场
200、210字线
201、211半导体主体
202、212浅沟道隔离结构(STI)
203、213隧穿势垒结构
204、214浮动栅极
205、215氧化硅层
206、216氮化硅层
207、217氧化硅层
310、330字线
311、331半导体主体
312、332浅沟道隔离结构(STI)
313、333第一隧穿势垒结构
314、334浮动栅极
315、335第二隧穿势垒结构
316、336氧化硅层
317、337氮化硅层
318、338氧化硅层
319、339电荷捕捉层
320、340阻挡介电层
322电荷捕捉装置
500半导体衬底501 隧穿势垒结构
502 多晶硅浮动栅极层
503 硬式掩模层
510、 511、 512浅沟道隔离结构(STI)
513、 514 帽状结构
530、 615 字线
536 氧化硅层
537 氮化硅层
538 氧化硅层
539 电荷捕捉层(氮化硅)
540 阻挡介电层
600 开口
601 浮动栅极元件
602 介电电荷捕捉元件
640 缓冲层
641 覆盖层
650 隧穿势垒结构
651 阻挡介电层
652 电荷捕捉介电叠层 1950 集成电路
具有电荷捕捉/浮动栅极(CTFG)存储单元的高
1900 密度闪存阵列
1901 列译码器
1902 字线
1903 行译码器
1904 位线 1905、 1907 总线
1906 感应放大器与数据输入结构
1911 数据输入线
1915 数据输出线
141908 偏压调整供应电压
1909 偏压调整状态机构
具体实施例方式
本发明各实施例的详细说明请一并参考图1至图28。 图1为一种现有硅-氧化物-氮化物-氧化物-硅(SONOS)型态存储单元 的基本结构。此存储单元是形成于一半导体衬底10上，其具有一第一掺 杂区域作为一源极终端11与一第二掺杂区域作为一漏极终端12。 一控制 栅极13是形成于一电荷捕捉结构之上，此电荷捕捉结构包含一底隧穿势 垒结构14、 一电荷捕捉介电层15及一顶隧穿势垒结构16。此存储单元的 通道是在半导体衬底内10介于第一掺杂区域11与第二掺杂区域12之间 的区域。图1所显示的尺寸L通常被称为通道长度L，因为电流会沿着通 道内的这个方向上在源极与漏极之间流动。图1所示的硅-氧化物-氮化物-氧化物-硅(SONOS)型态存储单元通常被组态为一种NAND阵列组态，其 中此阵列中的一行包括一组串联安排于一地接点与一整体位线接点的存 储单元。
图2为一种现有基本NAND阵列组态的硅-氧化物-氮化物-氧化物-硅 (SONOS)型态存储单元沿着通道宽度方向上的剖面图，其是平行于一字线 13。此示意图中，源极终端11与漏极终端12会位于图2中平面的之上和 之下。此阵列中的每一行被一隔离结构所分隔，例如浅沟道隔离结构 (STI)20。在此情况下，此阵列中的每一行可以被较紧密地安置而仅被此浅 沟道隔离结构(STI)20的宽度所分隔，其可以是用以制造此装置技术中的 最小特征尺寸F的数量级。类似地，此通道宽度W可以是如图中所示的 NAND阵列组态的最小特征尺寸F的数量级。在图2中，电场是通过介于 通道与包含控制栅极13的字线两者之间的介电层，如图所示，包含在通 道边缘的电场线21和22。此电场线21和22代表边缘场，其降低了此电 荷捕捉介电层15边缘的电荷捕捉效率。在图2中的实施例，此底隧穿势 垒结构14、一电荷捕捉介电层15及一顶隧穿势垒结构16组合的等效氧化 硅厚度(EOT)(通常是在20纳米数量级)是远小于此通道宽度W，且此边缘 电场并不会对此装置的操作产生严重的干扰。等效氧化硅厚度(EOT)的定义是此介电材料的厚度乘上氧化硅与此介电材料介电常数的比值。
被发现即使是硅-氧化物-氮化物-氧化物-硅(SONOS)型态存储单元在 最小特征尺寸F小于45纳米时也会承受到表现的损失。举例而言，在图3 中的结构系类似于图2，但其通道宽度W被减少到趋近此底隧穿势垒结构 54、 一电荷捕捉介电层55及一顶隧穿势垒结构56组合的等效氧化硅厚度 (EOT)。在此实施例中，存储单元包含一多晶硅字线，其存储单元的每一 行被一浅沟道隔离结构(STI)60所分隔。在此实施例中，代表边缘场的电 场线61和62会严重影响了此电荷捕捉介电层55边缘的电荷捕捉效率。 特别是，因为边缘场会在通道边缘区域造成较低的阈值电压，然而在通道 中央区域会造成较大的阈值电压，而导致沿着通道方向上不均匀的电荷注 入电荷捕捉层。
图4显示现有存储单元结构中沿着通道宽度方向上的不均匀电荷捕捉 分布于电荷捕捉层的示意图。如图4中所示，通道左侧区域的电荷浓度相 较于靠近通道中央区域的电荷浓度为低。另外，通道右侧区域的电荷浓度 相较于靠近通道中央区域的电荷浓度也是较低。图5显示因为图4中所示 的不均匀电荷捕捉分布所导致的存储单元结构中沿着通道宽度方向上的 不均匀等效阈值电压分布的示意图。因此， 一存储单元被编程至一较高的 临界状态时，在其边缘仍旧可以具有一较低的阈值电压区域。图6显示一 硅-氧化物-氮化物-氧化物-硅(SONOS)型态存储单元由边缘效应所导致的 不均匀电荷分布的此通道中漏极电流Id对栅极电压Vg的电流电压IV特 性示意图。曲线50的左半部显示一存储单元尚未被编程时的良好电流电 压IV特性，即代表是新的。当编程逐渐进行时且电荷捕捉于电荷捕捉层 增加时，曲线51、 52和53显示出不好的电流电压IV特性，特别是在次 临界区域。标示为虚线圈的次临界电流，因为此电荷捕捉结构无法在边缘 捕捉电荷而被固定住。
图7为根据本发明实施例的一介电电荷捕捉存储单元100沿着通道长 度L方向上的剖面示意图，存储单元包含一导电层101于此隧穿势垒结构 105上。在图7所示的实施例中，此存储单元100包括一衬底104具有分 别作为源极与漏极的掺杂区域102与掺杂区域103，且由一通道所分隔。 在图7所示的实施例中，安置于通道的一衬底表面上104，是一隧穿势垒
16结构105，此实施例中是一单层介电层。在图7所示的实施例中，此存储
单元更包含一导电层101于此隧穿势垒结构105上， 一电荷捕捉结构106 于此导电层101之上， 一顶介电结构107于此电荷捕捉结构106之上，一 顶导电层108于此顶介电结构107之上。在某些实施例中，隧穿势垒结构 105可以包含氧化硅或是氮氧化硅。在某些实施例中，隧穿势垒结构105 可以包含一介于约4至6纳米数量级厚的氧化硅。在某些实施例中，此电 荷捕捉结构106包含氮化硅、内嵌纳米粒子的介电层或是其它材料包括高
介电常数的金属氧化物如三氧化二铝或是三氧化二铪(Hf203)等。在某些实
施例中，此电荷捕捉结构106包含一介于约5至7纳米数量级厚的氮化硅。 在某些实施例中，此顶介电结构107包含二氧化硅、内嵌纳米粒子的介电 层或是其它材料包括高介电常数的金属氧化物如三氧化二铝或是三氧化 二铪(Hf2Cb)等。在某些实施例中，此顶介电结构107包含一介于约5至9 纳米数量级厚的二氧化硅。此外，在某些实施例中，导电层101可以包含 p型多晶硅、n型多晶硅、其它掺杂半导体材料、或是例如为铝、铜或钨 的金属。在一代表性实施例中，此导电层101包含一介于约2至6纳米厚 的掺杂多晶硅。此导电层101可以是很薄的，所以由此导电层与相邻存储 单元之间电场作用所产生的干扰是很小的，且其不会对此存储单元的表现 产生干扰，但是又足够厚以生成可以提供电场分布的可靠的层次构成。在 某些实施例中，此顶导电层108可以包含p型多晶硅、n型多晶硅、其它 掺杂半导体材料、或是例如为铝、铜或钨的金属。在这些例示实施例中所 选取的代表性材料是十分容易制造的。许多不同的其它材料或组合也可以 被使用于此存储单元层次及结构上。
图8为根据本发明实施例的一存储单元阵列沿着通道宽度方向上的剖 面示意图，其类似于图7中的存储单元。在图8所示的实施例中，此存储 单元由浅沟道隔离结构(STI)110所分隔。在图8所示的实施例中，通道宽 度W是趋近于此隧穿势垒结构105、电荷捕捉结构106及顶介电结构107 组合的等效氧化硅厚度(EOT)。此导电层101并不会影响此存储单元的等 效氧化硅厚度(EOT)，因为其是一导电层而不是介电层。此导电层101的 特性是其并不会像存储单元浮动栅极一般会诱发一个很大的耦合比例。而 是，此通道之上的导电层101面积与通道本身面积的比值是大致与此通道之上的顶导电层108面积与通道之上的导电层101面积的比值相当。如此 情况下，此导电层101之上的电场会与此导电层101之下的电场大致相同。 即使某些电子被捕捉于此导电层101之中，于编程时所施加的大电场会马
上将全部或至少大部分的电子赶到电荷捕捉结构106内。
如图8中所示，边缘场111、 112、 113会被此导电层101的接触电位 所终止。因此，这些边缘场对电荷捕捉结构106的影响就会降低。更进一 步，即使是如图8中所示的存储单元中具有一不均匀的电荷分布，等电位 的导电层101也会将电场均匀分布地跨越此隧穿势垒结构105，而导致在 此通道宽度区间内的一更均匀的阈值电压分布。
图9显示具有类似图8中导电层的介电电荷捕捉存储单元结构中沿着 通道宽度方向上的一电荷密度示意图。在此例中，具有类似图8中导电层 的介电电荷捕捉存储单元结构中其电荷分布是与之前所讨论过的现有硅-氧化物-氮化物-氧化物-硅(SONOS)型态存储单元类似。图10则显示此导 电层的存在，确实可以对沿着通道宽度方向上的阈值电压VT分布产生影 响。如图10中所示，等电位的导电层可以造成对沿着通道宽度方向上的 阈值电压Vt更均勾的分布。因此，即使是电荷捕捉结构106中不均匀的 电荷分布，此存储单元的表现并不会受到严重影响。
图11显示本发明一实施例的具有一导电层的介电电荷捕捉存储单元 结构由不均匀电荷分布影响的此通道中漏极电流Id对栅极电压Vg的电流 电压IV特性示意图。曲线80的左半部显示一存储单元尚未被编程时的良 好电流电压IV特性，即是新的。当编程逐渐进行时且电荷捕捉于电荷捕 捉层增加时，曲线81和82显示其电流电压IV特性并不会变坏。此次临 界区域的电流表现(次临界偏移)在当阈值电压增加时仍是保持一致的。
图12为现有浮动栅极装置沿着一字线200方向上的剖面示意图。此 存储单元的通道是形成于一半导体主体201内向本范例中的一 NAND系 列垂直于页面的一方向上延伸。半导体主体中的每一条线被一介电沟道 202所分隔，其可使用浅沟道隔离结构(STI)或是其它技术所形成。 一隧穿 势垒结构203形成于此半导体主体201之上。 一多晶硅浮动栅极204形成 于此隧穿势垒结构203之上。 一多晶硅层间介电层，在此范例中包含一氧 化硅层205、 一氮化硅层206及另一氧化硅层207形成于此多晶硅浮动栅极204之上。此多晶硅层间介电层(205- 207)是用来阻挡字线200与浮动栅 极204之间的漏电流。此外，此浮动栅极204必须相对地厚(在现今技术中 通常大于100纳米)以提供字线200与浮动栅极204之间一够大的耦合表面 区域。此较大的耦合表面区域增加此浮动栅极装置栅极间的耦合比例，导 致在编程与擦除时可以自字线200传送一较大的电压至浮动栅极204。然 而，此较厚的浮动栅极元件会导致相邻线之间的浮动栅极产生严重的干 扰。在此例示中，电子是分布于图左侧的浮动栅极204表面附近。类似地 电子分布于图右侧的浮动栅极204表面附近会在浮动栅极之间产生不必要 的干扰，且导致电荷泄漏通过例如，逃离捕捉而进入周围的缺陷或是浅沟 道隔离结构(STI)中的氧化物陷阱。此相邻存储单元之间的干扰问题是启发 本发明研究一种新的硅-氧化物-氮化物-氧化物-硅(SONOS)型态存储单元 的重要动机，其中电荷会被捕捉于深的陷阱之中，而可以改善相邻存储单 元之间的干扰问题所产生的电荷泄漏问题。
更进一步，目前存储单元的工艺已能制造出30纳米的装置，在一给 定存储单元中所能储存的电子数目变的非常少。业界人士认为在一非常小 的存储单元中只要小于IOO个电子就可以建立存储状态。随着建立存储状 态所需的电子数目越来越少，邻近存储单元间的干扰以及其它形式的电荷 泄漏在存储单元结构的设计上就变得更重要了 。
图13为现有浮动栅极装置沿着一字线210方向上的剖面示意图，其 显示改善浮动栅极装置的一种设计趋势。如图13中所示的存储单元结构， 存储单元的通道是形成于一半导体主体211内。半导体主体中的每一条线 被一介电沟道212所分隔。 一隧穿势垒结构213形成于此半导体主体211 之上。 一浮动栅极214形成于此隧穿势垒结构213之上。 一个平面的或是 近平面的多晶硅层间介电层，在此范例中包含一氧化硅层215、 一氮化硅 层216及另一氧化硅层217，沿着字线210方向上延伸通过于此浮动栅极 204之上。如图13中所示的此平面或是近平面的装置其具有一个非常小的 栅极耦合比例GCR。为了改善此栅极耦合比例问题，设计者尝试利用非传 统的多晶硅层间介电层结构以改善字线与浮动栅极接口之间的电容值。举 例而言，此多晶硅层间介电层(205 207)可以使用高介电常数的材料来取
代。举例而言，氧化铝或是其它材料就曾被提出。或者是，替代地使用多层叠层其包含氧化硅作为一底缓冲层或是同时作为底和顶缓冲层，于其中 夹置一高介电常数的材料像是氧化铝。
如图13中所示的平面浮动栅极装置的一个问题是因为编程时一个大 电场的存在，电荷会很容易注入多晶硅层间介电层。因此，多晶硅层间介 电层会很容易捕捉电荷。然而，却很难将留在多晶硅层间介电层中的电荷 移除，造成此装置非常不容易擦除，其结果导致无法适用于实际的闪存装 置的许多应用当中。
图14为一种可以克服许多现有闪存设计所产生的问题的电荷捕捉/浮 动栅极存储器装置的剖面示意图。此剖面是沿着一字线310方向上。如图
14中所示的结构，存储单元的通道是形成于一半导体主体311内，源极和
漏极终端是位于字线的两侧，使用例如是注入杂质或是反转区域。半导体
主体中的每一条线被一介电沟道312所分隔。 一第一隧穿势垒结构313形 成于此半导体主体311之上。 一浮动栅极314形成于此第一隧穿势垒结构 313之上，其具有一介电层填入以提供一平面或是近平面结构将此浮动栅 极314的上表面裸露出来。 一电荷捕捉结构形成于此浮动栅极314之上。 此电荷捕捉结构包含一第二隧穿势垒结构315、 一电荷捕捉层319及一阻 挡介电层320。此范例中所示的第二隧穿势垒结构315包含能隙势垒工程 材料的多层叠层，包括一厚度最好小于2纳米的氧化硅层316， 一厚度最 好小于3纳米的氮化硅层317， 一厚度最好小于3.5纳米的氧化硅层318。 一字线310形成于阻挡介电层320之上。如此安排， 一浮动栅极装置(基本 上是区域321)覆盖有一电荷捕捉装置(基本上是区域322)。
此结构的特性是此第一隧穿势垒结构313可以在编程及擦除施加偏压 时，提供较第二隧穿势垒结构315为佳的隧穿势垒层性质。因此，此第一 隧穿势垒结构313和第二隧穿势垒结构315的组合可以在正栅极偏压条件 时诱发电子隧穿由该主体经过浮动栅极而至电荷捕捉层319，以增加一阈 值电压，然而却可以在施加读取偏压时防止电子自电荷捕捉层319经过浮 动栅极而隧穿到半导体主体311之中。在此情况下，于编程时，电子隧穿 经过第一隧穿势垒结构313和第二隧穿势垒结构315而至电荷捕捉层319 中，因为在编程时，其势垒高度较低的缘故，其中电子会被捕捉于此介电 材料一个相对较深的陷阱中。通过控制管理第一和第二隧穿势垒结构313、
20315的相对势垒效率，此存储单元可以被设计为仅有少数的电子真正被储 存在浮动栅极314中。
可由图中看出，此浮动栅极存储器装置的多晶硅层间介电层是由一使
用能隙工程(BE)的介电电荷捕捉结构所取代，可提供隧穿势垒层具有较在
衬底与浮动栅极间的隧穿势垒结构更高的效率。代表性的势垒能隙工程
(BE)包括有顶饰(crested)的势垒层，且层次间具有U型势垒层像是之前所 讨论的氧化硅-氮化硅-氧化硅(ONO)结构。此电荷捕捉层最好具有由深陷 阱所提供的非常高的捕捉效率及良好数据保存能力。 一层5纳米厚或以上 的氮化硅是一典型的实施例可以提供如此特性。在其它的实施例中，内嵌 纳米粒子的介电层或是其它材料包括高介电常数的金属氧化物如三氧化
二铝或是三氧化二铪(Hf203)等可以替代氮化硅。
此阻挡介电层320应该具有低的漏电能力，可由例如氮化硅或是氮氧 化硅提供。在其与字线(控制栅极)的接口，此顶介电层应有一较高的势垒 高度以抑制栅极注入。此外，使用一高介电常数层(如氧化铝在一氧化硅缓 冲层之上)于此阻挡介电层320的上半部，于此缓冲氧化层(如氧化铝在一 氧化硅缓冲层之上)的上方可以降低此阻挡介电层320的电场其可以进一 步抑制栅极注入。此浮动栅极层可以相对地薄，例如小于20纳米。典型 的实施例使用n+掺杂多晶硅。但也可以使用无掺杂多晶硅或是p+掺杂多 晶硅。最好是使用底隧穿氧化层作为衬底与浮动栅极之间的隧穿势垒结 构，其具有非常低的漏电。因此，最好是使用一介于约5至7纳米厚的二 氧化硅作为底隧穿势垒结构。
作为一代表性实施例中存储单元的栅极的字线310，包括p+多晶硅(其 功函数为5.1电子伏特)。但也可以使用N+多晶硅。其它实施例中，栅极 可使用金属、金属化合物或前二者的组合，像是铂、氮化钽、金属硅化物、 铝或其它金属或金属化合物栅极材料(如钛、氮化钛、钽、钌、铱、二氧化 钌、二氧化铱、钨、氮化钨及其它物材料)。于某些实施例中，较佳是使用 功函数大于4电子伏特的材料，更佳是使用功函数大于4.5电子伏特的材 料。各种可应用在栅极终端的高功函数材料可参见美国专利第6,912,163 号。该些材料通常是使用溅射或物理气相沉积技术来沉积，且可利用活性 '离子刻蚀来进行图案化。在图14所示的实施例中，第一隧穿势垒结构313包括二氧化硅层，
其可利用如现场蒸汽产生(in-situ steam generation ， ISSG)的方法形成，并
选择性地利用沉积后一氧化氮退火或于沉积过程中加入一氧化氮的方式 来进行氮化。第一隧穿势垒结构313中的二氧化硅的厚度是小于70埃但 大于40埃，在一代表性实施例中为50埃。此浮动栅极314是使用传统的 浮动栅极多晶硅工艺而形成，在此处所描述的某些实施例是将其厚度降 低。
在图14所示的实施例中，于浮动栅极314之上的第二隧穿势垒结构 315包括多种材料的组合，包括称为空穴隧穿层的一第一层316，其是二 氧化硅层于浮动栅极314之上，可利用如现场蒸汽产生(in-situ steam generation ， ISSG)的方法形成，并选择性地利用沉积后一氧化氮退火或于 沉积过程中加入一氧化氮的方式来进行氮化。第一层316中的二氧化硅的 厚度是小于20埃，最好是小于等于15埃。在一代表性实施例中为10或 是12埃。
氮化硅层317(称为能带补偿层)位于第一层316之上，且其是利用像 是低压化学气相沉积LPCVD的技术，于68(TC下使用二氯硅烷 (dichlorosilane， DCS)与氨的前驱物来形成。于其它工艺中，能带补偿层包 括氮氧化硅，其是利用类似的工艺及一氧化二氮前驱物来形成。氮化硅层 317的厚度是小于30埃，且较佳为25埃或更小。
第二二氧化硅层318(称为隔离层)位于氮化硅层317上，且其是利用 像是LPCVD高温氧化物HTO沉积的方式形成。第二二氧化硅层318小于 35埃，且较佳为25埃或更小。第一处的价带能级是可使电场足以诱发空 穴隧穿通过该第一处与半导体主体接口间的薄区域，且其亦足以提升第一 处后的价带能级，以有效消除第一处后的经处理的隧穿介电层内的空穴隧 穿现象。此种结构，具有"倒U"形状的价带，除了可达成电场辅助的高速 空穴隧穿外，其亦可在电场不存在或为了其它操作目的(像是从存储单元读 取数据或编程邻近的存储单元)而仅诱发小电场的情形下，有效的预防电荷 流失通过经工程隧穿势垒结构。
因此，于一代表性的装置中，经工程隧穿势垒结构315是由超薄氧化 硅层Ol(例如小于等于18埃)、超薄氮化硅层Nl(例如小于等于30埃)以及超薄氧化硅层02(例如小于等于35埃)所组成，且其可在和半导体主体的
界面起算的一个15埃或更小的补偿下，增加约2.6电子伏特的价带能级。 通过一低价带能级区域(高空穴隧穿势垒)与高传导带能级，02层可将Nl 层与电荷捕捉层分开一第二补偿(例如从接口起算约30埃至45埃)。由于 第二处距离接口较远，足以诱发空穴隧穿的电场可提高第二处后的价带能 级，以使其有效地消除空穴隧穿势垒。因此，02层并不会严重干扰电场 辅助的空穴隧穿，同时又可增进经工程隧穿势垒结构在低电场时阻绝电荷 流失的能力。
关于工程隧穿势垒层的详细说明请同时配合参考图14A和图14B。
于本实施例中， 一电荷捕捉层319包括厚度大于等于50埃的氮化硅， 举例来说，厚度约70埃的氮化硅，且其是利用如LPCVD方式形成。本发 明也可使用其它电荷捕捉材料与结构，包括像是氮氧化硅(S^OyNz)、高含 硅量的氮化物、高含硅量的氧化物，包括内嵌纳米粒子的捕捉层等等。2006 年11月23号公开，名称为"Novel Low Power Non-Volatile Memory and Gate Stack",发明人为Bhattacharyya的美国专利申请公开号第US 2006/0261401 Al号揭露了多种可使用的电荷捕捉材料。
在此实施例中的阻挡介电层320是氧化硅，且可以使用将氮化硅进行 湿法转换的湿炉管氧化工艺。在其它实施例中则可以使用高温氧化物 (HTO)或是LPCVD沉积方式形成的氧化硅。此阻挡介电层320的厚度大 于等于50埃，且包含在某些实施例中90埃。
图14A为低电场下介电隧穿结构的传导带与价带的能级示意图，其中 该介电隧穿结构包括图14所示的层316~318的叠层。图中可看出一 「U 形」传导带与一 「倒U形」价带，显示在读取时会遇到的低偏压时的隧穿 机率函数。由图右侧开始，半导体主体的能隙乃于区域30，空穴隧穿层的 价带与传导带乃于区域31，补偿层的能隙乃于区域32，隔离层的价带与 传导带乃于区域33，而电荷捕捉层的价带与传导带乃于区域34。由于区 域31、 32、 33内隧穿介电层的传导带相较于能陷的能级而言较高，故捕 捉于电荷捕捉区34的电子(以一个圆圈内包着负号来表示)并无法隧穿至 通道内的传导带。电子隧穿的机率与隧穿介电层内「U形」传导带下的区 域相关联，也与具有能陷的能级的一条至通道的水平线上的区域相关联。
23因此，在低电场的条件下，电子隧穿现象不太可能发生。相同地，区域30
内通道的价带中的空穴则受到区域31、 32、 33全部厚度以及通道接口处 高空穴隧穿势垒高度的阻挡，以致其无法隧穿至电荷捕捉层(区域34)。空 穴隧穿的机率与隧穿介电层内「反U形」价带上的区域相关联，也与具有 通道的能级的一条至电荷捕捉层的水平线下的区域相关联。因此，在低电 场的条件下，空穴隧穿现象不太可能发生。
在一代表性实施例中，其中空穴隧穿层包括二氧化硅，约4.5电子伏 特的空穴隧穿势垒高度可防止空穴隧穿。氮化硅内的价带(1.9电子伏特) 仍低于通道内的价带，因此，隧穿介电结构的区域31、 32、 33内的价带 仍远低于通道区域30内的价带。据此，本发明一实施例所描述的隧穿层 具有能带补偿特征，包括位于半导体主体接口处的薄区域(区域31)内相对 较大的空穴隧穿势垒高度，以及距通道表面不到2纳米处的第一位置的价 带能级的增加37。此外，通过提供具有相对高隧穿势垒高度材料的薄层(区 域33)，能带补偿特征也包括与通道分开的第二位置的价带能级的减少38， 形成反U形的价带形状。相类似地，通过选择相同的材料，传导带是具有 一U形的形状。
图14B显示为了诱发空穴隧穿(于图14B中，01层的厚度约为15埃)， 于隧穿区域31中施加约-12百万伏特/厘米的电场下介电隧穿结构的能带 图。于电场中，价带由通道表面处向上倾斜。因此，在离通道表面一补偿 距离处，隧穿介电结构内的价带于价带能级中明显的增加，同时在图中可 见其增加到高过通道区域的价带内的能带能量。因此，当区域内(于图14B 中的阴影区域)的价带能级与隧穿叠层内倾斜的反U形价带上的价带能级 之间的面积减少时，空穴隧穿的机率将大幅增加。于高电场下，能带补偿 可有效地由隧穿介电层处消除区域32内的补偿层与区域33内的隔离层的 势垒效应。因此，在相对小电场(例如E小于14百万伏特/厘米)下，隧穿 介电层可以产生较大的空穴隧穿电流。
隔离层(区域33)将补偿层(区域32)与电荷捕捉层(区域34)隔离开，对 于电子与空穴在低电场下，此可增加有效势垒能力，并增进电荷维持。
于本实施例中，补偿层(区域32)的厚度必须够薄，以致其具有可忽略 的电荷捕捉效能。此外，补偿层为介电层而不具导电性。因此，对于使用氮化硅的实施例，补偿层的厚度较佳是小于30埃，而更佳为25埃或更小。 对于采用二氧化硅的实施例来说，空穴隧穿区域31的厚度应小于20 埃，且较佳是小于15埃。举例来说，于一较佳实施例中，空穴隧穿区域 31为13埃或IO埃的二氧化硅，且其是经过如前所述的氮化处理，以得到 超薄氮氧化硅。
与本发明的一实施例中，于浮动栅极314之上的隧穿势垒结构315可 使用氧化硅、氮氧化硅及氮化硅的组合材料，且其中各层之间并无明显的 过渡状态，只要该种组合材料可提供前述的反U形价带。而在离有效空穴 隧穿所需的通道表面该补偿距离处，隧穿介电层的价带能级具有变化。此 外，其它材料的组合也可应用于能带补偿技术中。
对于SONOS型存储器的隧穿势垒结构315来说，其重点在于提高「空 穴隧穿」的效能而非电子隧穿，且目前此问题也已有了解决方案。举例来 说，对于利用厚度够薄的二氧化硅来提供较大的空穴隧穿的隧穿势垒结构 而言，其厚度将会因为太薄而无法有效势垒电子隧穿引起的电荷流失。而 通过工程适当的处理则可增进电子隧穿的效能。据此，利用能隙工程将可 提升利用电子隧穿而进行的编程以及利用空穴隧穿而进行的擦除操作。此 一实施例中所示的势垒结构，即一隧穿势垒结构介于主体与浮动栅极之间 的组合，可以有效地在施加一正栅极偏压条件进行编程时，导致电子隧穿 由该主体通过浮动栅极而到电荷捕捉介电层。
图15为一种类似于图14的电荷捕捉/浮动栅极存储器装置的剖面示意 图，其中此电荷捕捉结构亦被图案化以将字线方向上相邻存储单元中的介 电电荷捕捉结构隔离，以大致上消除了在高度集成化阵列的相邻存储单元 间电子迁移的可能性。此剖面是沿着一字线330方向上。如图15中所示 的结构，存储单元的通道是形成于一半导体主体331内。半导体主体中的 每一条线被一介电沟道332所分隔。 一第一隧穿势垒结构333形成于此半 导体主体331之上。一浮动栅极334形成于此第一隧穿势垒结构333之上， 其具有一介电层填入以提供一平面或是近平面结构将此浮动栅极334的上 表面裸露出来。 一电荷捕捉结构形成于此浮动栅极334之上。此电荷捕捉 结构包含一第二隧穿势垒结构335、 一电荷捕捉层339及一阻挡介电层 340。此范例中所示的第二隧穿势垒结构335包含能隙势垒工程材料的多纳米的氧化硅层336， 一厚度最好小于3 纳米的氮化硅层337， 一厚度最好小于3.5纳米的氧化硅层338。 一字线 330形成于阻挡介电层340之上。在此例示实施例中，此多层介电叠层的 电荷捕捉结构是同时沿着于字线方向及垂直于字线方向上进行图案化，以 提供各自浮动栅极334之上的电荷捕捉岛彼此之间隔离。在图15的实施 例中所示的同时沿着于字线与位线方向上隔离电荷捕捉结构，可以在高温 储存时降低任何电荷在此电荷捕捉结构间横向迁移的可能性。
在图14和图15的实施例中，电荷捕捉/浮动栅极结构提供较佳可靠性 及较佳的擦除表现，而同时具有类似于平面浮动栅极装置的平面轮廓的结 构。 一标准的浮动栅极装置的多晶硅层间介电层的设计是一种非捕捉性的 多晶硅层间介电层。电荷被捕捉在标准的浮动栅极装置中是不好的，且会 造成以上所述难以擦除的状况。此标准的浮动栅极装置的多晶硅层间介电 层由图14和图15中的一电荷捕捉装置安排所取代，所以其可以在操作时 将用以建立存储单元状态的大部分电荷储存起来。
此较佳的电荷捕捉结构是根据美国专利申请案公开号第US 2007/0268753号的能隙工程硅-氧化物-氮化物-氧化物-硅(BE-SONOS)装 置，其揭露一种非常有效率的隧穿势垒结构，在编程及擦除偏压条件下提 供相较于一较厚的二氧化硅第一隧穿势垒结构313、 333为低的隧穿势垒。 因为型态为电子或空穴的大部分注入电荷，是自浮动栅极进入介电电荷捕 捉层319、 339的深陷阱之中，此浮动栅极可以在即使是一高临界状态下， 仍可保持在一几乎是没有电荷、中性的条件。
在代表性的实施例中，第一隧穿势垒结构(图14中的313)包含一厚度 介于5到7纳米的二氧化硅。考虑编程及擦除偏压情况时厚度对势垒高度 的有效性下，与第二隧穿势垒结构(图14中的315)中的能隙工程隧穿势垒 层(或其它实施例)相较，此厚度是相对较厚的。然而，对于一典型的浮动 栅极装置而言，此隧穿介电层因为考虑电荷储存于此浮动栅极中会增加漏 电的情况下，通常大于7纳米厚。
在一能隙工程硅-氧化物-氮化物-氧化物-硅(BE-SONOS)电荷捕捉结 构于浮动栅极之上的范例中，此二氧化硅层316可以是大约13埃厚，此 氮化硅层317可以是大约20埃厚，此二氧化硅层318可以是大约25埃厚，
26此介电电荷捕捉层319可以是大约50埃厚的氮化硅，而此阻挡介电层320 可以是大约50埃厚的二氧化硅。然而，此介电电荷捕捉层319的厚度可 以是70埃或更厚。此外，此阻挡介电层320为二氧化硅的实施例中也可 以是70埃或更厚。此叠层的整体厚度是决定操作电压的一个因素。因此， 较大的整体厚度或许需要较高的操作电压。
字线310通常是多晶硅结构。在一较佳实施例中，最好是使用具有较 大功函数的材料，例如p+多晶硅以抑制在擦除条件时的栅极注入。其它具 有较大功函数的材料可以使用于在多晶硅字线与电荷捕捉结构之间的接 口，或是取代多晶硅字线。如此的材料包含像是铂、氮化钽、氮化钨及其 它物材料。
如图14中所描述的存储单元的编程及擦除表现的仿真结果是显示于 图16-图19A和图19B中。在此仿真存储单元，此第二隧穿势垒层包含二 氧化硅层316为13埃厚，氮化硅层317为20埃厚，二氧化硅层318为25 埃厚。介电电荷捕捉层319为50埃厚的氮化硅，阻挡介电层320是50埃 厚的二氧化硅。此第一隧穿势垒层是二氧化硅层，其厚度是50埃。此浮 动栅极是多晶硅层，其厚度可以最薄是20埃或甚至更薄。范围为介于100 到1000埃的较厚多晶硅可以提供此处所描述的优点。然而，为了制造非 常紧密的阵列，最好是使用厚度小于IOO埃(IO纳米)的多晶硅层。
图16是显示此存储单元在编程偏压时所诱发的自栅极至衬底富勒-诺 得汉(FN)隧穿的阈值电压改变与时间的关系示意图，其中，曲线400的偏 压是+21伏特，曲线401的偏压是+20伏特，曲线402的偏压是+19伏特， 而曲线403的偏压是+18伏特。因此，此存储单元可以在合理偏压下持续 合理时间被编程。此编程表现是与编程电位呈线性关系，而具有编程步进 脉冲(ISPP)的斜率趋近于1。
图17是显示此存储单元在偏压是+21伏特进行编程时其计算的被捕 捉电荷与时间的示意图，曲线404是被捕捉在介电电荷捕捉层内的电荷 Qtrap，而曲线405是被捕捉在浮动栅极内的电荷QFG。此仿真显示被捕 捉在介电电荷捕捉层内的电荷是远大于被捕捉在浮动栅极内的电荷。此现 象的发生是因为介于浮动栅极与介电电荷捕捉层间的能隙工程隧穿势垒 层的隧穿效率是远大于介于衬底与浮动栅极间的的能隙工程隧穿势垒层的隧穿效率。
图18是显示此存储单元在擦除偏压时所诱发的自栅极至衬底富勒-诺
得汉隧穿的阈值电压改变与时间的关系示意图，其中，曲线410的偏压是
-21伏特，曲线411的偏压是-20伏特，曲线412的偏压是-19伏特，而曲 线413的偏压是-18伏特。因此，此存储单元可以在合理偏压下持续合理 时间被擦除。
图19是显示此存储单元在偏压是-21伏特进行擦除时其计算的被捕捉 电荷与时间的示意图，曲线414是被捕捉在介电电荷捕捉层内的电荷 Qtrap，而曲线415是被捕捉在浮动栅极内的电荷QFG。此仿真显示被捕 捉在介电电荷捕捉层内的电荷被较快被移除，而被捕捉在介电电荷捕捉层 内的空穴也远大于被捕捉在浮动栅极内的空穴。此现象的发生是因为介于 浮动栅极与介电电荷捕捉层间的能隙工程隧穿势垒层的隧穿效率是远大 于介于衬底与浮动栅极间的能隙工程隧穿势垒层的隧穿效率。此仿真显示 一饱和擦除条件，因为自多晶硅字线的栅极注入是发生于一段很长的擦除 时间之后。
此仿真显示被捕捉在介电电荷捕捉层内的电荷可以很快的被移除，且 而被捕捉在介电电荷捕捉层内的空穴也远大于被捕捉在浮动栅极内的空 穴。
如图17-图19中所示的模拟结果，此处所描述的电荷捕捉/浮动栅极 结构可以提供一种与传统装置不同的新操作条件。此浮动栅极于整个通道 区间中建立一相同的电位区域，且控制分布于通道中的阈值电压分布。即 使是在介电电荷捕捉层内的被捕捉的电荷或许是分布不均匀的，此通道仍 能在浮动栅极的控制下成为一等电位的导体。因此，此装置仍能在编程及 擦除操作时，其电流电压曲线具有一几近理想的平行位移，其是不受来自 装置外围的区域捕捉电荷或是浅沟道隔离结构的边缘轮廓所控制。因此， 其可以对传统电荷捕捉介电层为基础的存储单元的边缘效应问题免疫。
如图17-图19中所示的模拟结果，大部分的注入电荷被储存于电荷捕 捉介电层中而不是在浮动栅极中。其结果是，这些电荷被储存于电荷捕捉 介电层的深陷阱之中，而可提供良好的数据保存能力及可避免受到衬底诱 发的漏电流(SILC)的影响。此外，使用作为浮动栅极的多晶硅层仅储存少量电荷，介于浮动栅极与衬底之间的介电隧穿势垒层可以被制造成较薄厚 度，例如小于一般认为浮动栅极闪存所需的7纳米。如之前所提过的，此 仿真存储单元中介于浮动栅极与衬底之间的隧穿势垒结构是5纳米厚。
因此，此电荷捕捉浮动栅极闪存结合了浮动栅极与电荷捕捉装置技术 两者的优点。此外，此处所使用的结构可以解决两种现有闪存装置型态所 面临的微縮和可靠性问题。
图20-图24是显示根据本发明的一实施例使用一电荷捕捉浮动栅极快 闪存储单元的NAND闪存阵列的制造流程。根据本发明的一实施例工艺 的第一阶段显示于图20，其中一材料叠层被形成一半导体衬底500之上。 第一， 一第一隧穿势垒结构501，在一范例中其包含一厚度介于5到7纳 米的二氧化硅，于此半导体衬底500之上，其次， 一多晶硅层502形成于 第一隧穿势垒结构501之上。此多晶硅层在一代表性实施例中是小于100 纳米厚，且可以是小于等于10纳米数量级以达到此装置的显著微縮。在 图20所示的实施例中，之后一硬式掩模层503形成于多晶硅层502之上。 在某些硬式掩模层503包含氮化硅的实施例中，此氮化硅的厚度可以是约 100纳米。
图21显示根据本发明的一实施例工艺的下一阶段。在此阶段中，一 光刻工艺或是其它图案定义工艺可以用来定义沟道隔离结构的位置。沟道 然后根据图案来进行刻蚀。此刻蚀穿过硬式掩模层503、浮动栅极多晶硅 层502、及第一隧穿势垒结构501，而至衬底500以在衬底中定义出用以 隔离存储单元相邻行之间的沟道。之后，这些间隙使用氧化硅或是其它介 电材料填充，其是利用例如高密度等离子体(HDP)化学气相沉积技术形成， 而在沟道之间的硬式掩模层503之上产生帽子状结构513、 514，且延伸进 入衬底500中的沟道510、 511、 512之内。在某些实施例中，此沟道隔离 结构延伸进入衬底500内约200纳米。
图22显示工艺的下一阶段。在图22所示的实施例中包含除去沟道隔 离结构沉积工艺中多余的氧化硅，系利用例如化学机械抛光；除去硬式掩 模层；以及除去浮动栅极多晶硅层502之上的氧化硅，是利用例如稍微浸 泡于氢氟酸溶液中。
图23显示工艺的下一阶段。在此阶段中，形成用来定义电荷捕捉结
29构的介电层536-540，以及一字线多晶硅层530后即完成。在此所示的实 施例中， 一层二氧化硅536厚度最好小于2纳米， 一层氮化硅层537厚度 最好小于3纳米，最好是约2.5纳米或更小，一二氧化硅层338厚度最好 小于3.5纳米，最好是约3纳米或更小，被形成以提供第二隧穿势垒结构。 一厚度介于5到7纳米的氮化硅层539被形成以提供电荷捕捉层。之后包 含一厚度介于5到9纳米的二氧化硅的阻挡介电层540被形成。 一字线多 晶硅层530形成于此阻挡介电层540之上。
此层530然后被清洁以准备进行定义字线阵列的一光刻工艺或是其它 的图案化步骤。此字线图案化的刻蚀是至少通过浮动栅极多晶硅层502以 提供分隔的浮动栅极502-1、 502-1且产生许多列的存储单元。
图24显示一简化示意图，其是具有一第一字线615-1及一第二字线 615-2安排在存储单元的列方向上的完成结构的一部分。源极和漏极终端 可以利用离子注入于字线的两侧，以定义出源极和漏极区域于字线相对的 两侧，且更进一步进行包含填充介电层于字线之间的区域以隔离存储单元 间相邻的浮动栅极，及金属层图案化等后续工艺，以完成此装置。在图24 中，所显示的是一简化结构，仅显示浮动栅极元件601和介电电荷捕捉元 件602为单一单元，可以理解的是这些部分可以使用不同材料或厚度的组 合。请参阅以下的图27-图28有着更多的例子。
此完成装置的近乎平面的结构可以使得存储单元间距在工艺最小特 征尺寸减少的情况下跟着微縮。此外，浮动栅极与介电电荷捕捉元件的组 合，或是相反的排列，来取代多晶硅层间介电结构与介电电荷捕捉元件的 组合，是与任何现有的装置大不相同的。在此处所描述的实施例中，电荷 捕捉元件被组态为可提供自浮动栅极至电荷捕捉层之间的隧穿效率远大 于在衬底与浮动栅极间的隧穿效率。因此，能隙工程(BE)隧穿势垒结构可 以适用于此种结构中。此外，提供将大部分电荷储存在介电电荷捕捉层内 的存储单元，可以使得这些装置具有达成良好的数据保存能力及可靠性。 此外，此装置的通道是由等电位的浮动栅极所控制。这更提供了类似传统
金氧半场效晶体管一般的直流特性。
如图24中所示的存储单元其通道区域具有一个由字线615-1宽度所定
义的介于源极与漏极区域(未示)之间的长度，会在离子注入工艺中通常因为杂质的扩散而减少。而通道宽度W是由浅沟道隔离结构511、 512之间 的间距所定义。由此处所定义的通道长度与宽度可建立一主动区域其面积
是小于或等于字线615-1宽度与浅沟道隔离结构的间距的乘积。
此处所示的浮动栅极元件601是近乎平面的结构，且在其顶表面及底 表面具有几乎相等的面积。此浮动栅极元件601的面积是由产生浅沟道隔 离结构的间距与字线宽度刻蚀的刻蚀工艺所定义。因此，浮动栅极元件601 的顶表面及底表面具有几乎相等的面积，且几乎等于字线宽度与浅沟道隔 离结构的间距的乘积。类似地，此实施例中存储单元的顶接触面积亦由产 生浅沟道隔离结构的间距与字线宽度刻蚀的刻蚀工艺所定义。因此，字线 的底表面是作为此存储单元的一顶接触其与导电层顶表面的面积相当，亦 由产生浅沟道隔离结构的间距与字线宽度刻蚀的刻蚀工艺所定义。
由图24中的侧示图所示，此处所描述的一代表性存储单元的主动区 域其是由定义最小特征尺寸小于45纳米的工艺所制造，具有介于源极与 漏极区域之间的长度是小于45纳米，且垂直于此长度方向的宽度亦是小 于45纳米。
若是代表性存储单元由定义最小特征尺寸小于30纳米的工艺所制造， 则具有介于源极与漏极区域之间的长度是小于30纳米，且垂直于此长度 方向的宽度亦是小于30纳米，及多层叠层具有约20纳米或更小的等效氧 化层厚度，且此通道区域一垂直于此长度方向的宽度是小于此多层叠层等 效氧化层厚度的1.5倍。
在一代表性实施例中，此存储单元的通道宽度W是小于45纳米。此 存储单元电荷捕捉元件602的等效氧化层厚度EOT(将实际厚度转换为氧 化硅介电常数除以此材料介电常数的函数)可以是15到25纳米数量级。对 具有此结构的存储单元而言，此通道区域的宽度是可以小于此存储单元电 荷捕捉元件602的等效氧化层厚度EOT的1.5倍，此等效氧化层厚度EOT 是由包含隧穿势垒结构、介电捕捉结构及顶介电层组合所算出的等效氧化 层厚度EOT,且最好是相当于此存储单元的等效氧化层厚度EOT。在通 道宽度最小为20纳米或更小且小于此存储单元的等效氧化层厚度EOT的 实施例中，可以使用光刻胶裁减的技术、相位移掩模或是其它次光刻图案 化技术来达成。
31在某些实施例中，此存储单元可以被组态成具有通道宽度小于45纳
米的NAND阵列，且最好是在此多层叠层等效氧化层厚度的数量级。
此处所描述的存储单元也可以被使用在其它阵列结构中。举例而言。 使用此处所描述的电荷捕捉/浮动栅极存储单元也可以被使用于NOR组态 或是AND组态阵列中。此外，使用此处所描述的电荷捕捉/浮动栅极存储 单元也可以使用薄膜晶体管TFT或是绝缘层覆硅技术中，举例而言，揭露 于由共同申请人所提的在2008年7月24号公开(申请号12/056489，于2007 年3月27号申请，律师档案号(MXIC1846-1))的前述美国专利申请案公开 号第US 2008/0175053 Al号，在此作为参考数据。
此工艺是与目前的浮动栅极快闪存储技术所使用的工艺十分近似，但 却可以用来提供一薄多晶硅层作为浮动栅极及一近平面的多晶硅层间介 电电荷捕捉结构。但必须理解的是本发明可以轻易地转用至其它许多阵列 结构中。此外，亦必须理解的是本发明的浮动栅极/电荷捕捉存储装置亦可 以使用p通道或是n通道技术皆可。
图25是可应用本发明具有电荷捕捉/浮动栅极(CTFG)存储单元的集成 电路的简化方块图。集成电路1950包括一在半导体衬底上采用此处所描 述非易失电荷捕捉/浮动栅极(CTFG)存储单元的存储器阵列1900。此存储 单元阵列1900可以安排成平行或是串联或是虚拟接地阵列方式互连。一 列译码器1901是耦接至多条字线1902，其间是沿着存储单元阵列1900 的列方向排列。此处所描述的存储单元可以组态使用于NAND阵列或是 NOR阵列，或是其它型态阵列结构中。 一行译码器1903是耦接至多条沿 着存储器阵列1900的行排列的位线1904。地址是透过总线1905提供至行 译码器1903及列译码器1901。方块1906中的感应放大器与数据输入结构， 是透过总线l卯7耦接至行译码器1903。数据是由集成电路1950上的输入 /输出端或其它集成电路1950内或外的数据来源，透过数据输入线1911 传送至方块1906的数据输入结构。数据是由方块1906中的感应放大器， 透过数据输出线1915，传送至集成电路1950上的输入/输出端或其它集成 电路1950内或外的数据目的地。 一偏压调整状态机构1909控制偏压调整 供应电压1908，例如擦除确认及编程确认电压，及读取、编程、擦除此存 储单元的调整偏压。此阵列也可以与集成电路中的其它模块，如处理器、
32其它存储器、可程序逻辑阵列、特殊功能逻辑等结合。
图26是显示一更有效率的示意图，其中依此处所描述的工艺所制造
的存储单元可以与使用于外围电路的互补式金氧半场效晶体管(CMOS)集 成在一起。在图26中，如同图23中所示的存储单元，使用相同的元件编 号。在右侧，显示一互补式金氧半场效晶体管(CMOS)外围电路。可以看 出，互补式金氧半场效晶体管(CMOS)外围电路具有一通道主体550，其可 以在定义与图案化存储单元中的通道/位线结构的同时形成。类似地，互补 式金氧半场效晶体管(CMOS)外围电路具有一栅介电层551，其可以在形成 存储器阵列中隧穿势垒结构501的同时形成。为了工艺的整合，于浮动栅 极502-1之上的构成电荷捕捉结构的多层叠层536-540是在阵列与周边区 域同时利用一覆盖式工艺形成。在外围区域， 一光刻工艺或是其它图案定 义工艺可以用来定义接触窗开口，例如通过多层叠层536-540的开口 600。 在沉积多晶硅作为存储阵列字线530的同时，多晶硅会填入接触窗开口中， 与作为存储单元中浮动栅极的第一多晶硅层连接，且与作为存储单元中字 线的第二多晶硅层连接，且可在周边区域形成晶体管栅极结构与互联机。 因此，此工艺仅需一道额外的图案化步骤来定义接触窗开口 600即可以完 全将存储单元与周边电路整合。此完成的金氧半场效晶体管也可以用于此 存储单元阵列中的一区域位线选择晶体管，将区域位线与整体金属位线连 接。
互补式金氧半场效晶体管(CMOS)外围电路通常需要不同的栅氧化层 厚度及应用。厚与薄的栅氧化层可以利用以下工艺方式整合在一起，先形 成一层厚的第一氧化层于此装置中，图案化定义出需要较厚氧化层的区 域，然后除去此区域之外的较厚氧化层之后再重新长出一层较薄的氧化 层，例如作为隧穿势垒结构501与门介电层551的薄氧化层，此较厚氧化 层的厚度在生长薄氧化层的时候几乎不会改变。
图27是显示一替代电荷捕捉浮动栅极存储单元的剖面图，其中电荷 捕捉元件602相较于图14中的电荷捕捉介电叠层322作了一些调整，以 在此实施例中提供一阻挡介电层，其包含一包括缓冲层640和一高介电系 数覆盖层641的叠层。图27中所使用的元件标号当其代表相同元件时则 与图14中相同。此处的高介电常数是指介电常数大于7，像是以下这些材料均具有此特性三氧化二铝、二氧化铪、二氧化锆、三氧化二镧、氧硅 化铝、氧硅化铪、氧硅化锆等。
二氧化硅的缓冲层640可通过湿法炉管氧化步骤来将氮化物进行湿法
转换而形成，其它实施例则可使用高温氧化物(HTO)或LPCVD 二氧化硅 来形成。欲形成氧化铝的覆盖层641，可先进行原子气相沉积，之后并配 合在约90(TC下进行60秒快速热退火以强化形成的薄膜。
通过采用前述工艺，得以形成缺陷极少的氧化硅层以及由高介电常数 和高传导带补偿材料(如氧化铝)的覆盖层，二者一同提供具有良好电荷维 持特性与低擦除饱和电压的阻挡介电层。因此，不但可降低EOT，还可降 低操作电压。
此外，对于氧化硅(介电常数为3.9)与氧化铝(介电常数约为8)的结合， 阻挡介电层中顶层641的厚度与底层640的厚度比值可以小于2。 一般来 说，顶层641的厚度可以小于两者之间介电常数的比值(8/3.9)乘上底层640 的厚度。因此，本实施例的阻挡介电层包括一与电荷捕捉介电层接触的第 一层640以及一和通道表面与栅极的另一者接触的第二层641，其中第一 层640具有一介电常数Kl，第二层641具有一大于k1的介电常数K2，且 第二层的厚度小于该第一层的厚度乘以k2/k1。由于三氧化二铝的势垒高 度通常与二氧化硅约略相等，具有N+多晶硅栅极的氧化铝的电子势垒高 度或传导带补偿为约3.1电子伏特。通常而言，根据此实施例，第二层具 有一大于第一层介电常数Kl的介电常数K2，且第二层的厚度小于该第一 层的厚度乘以k2/k1。图27中所示的结构于富偏压富勒-诺得汉擦除过程 中提供一较低的栅极注入电流却同时能保持良好的数据维持特性。
图28是显示一替代电荷捕捉浮动栅极存储单元的剖面图，其中电荷 捕捉介电叠层652取代了图14中的叠层，同时取代了隧穿势垒结构315 及阻挡介电层320。此处的第二隧穿势垒结构650如同传统金氧半场效晶 体管一般的单一隧穿氧化层或是其它的隧穿势垒结构。在此实施例中，此 隧穿势垒结构650必须如同之前所讨论过的具有较第一隧穿势垒结构313 为低的隧穿势垒高度，例如在此范例中使用厚度小于3纳米的二氧化硅。 此外，阻挡介电层651是使用高介电常数的材料如三氧化二铝。字线653 是使用例如是氮化钽材料或是其它具有高功函数的材料，其替代材料可如图14中的字线310。完成的结构通常称为MANOS/TANOS结构，其结构 取代了多晶硅层间介电层于浮动栅极之上。
图29-图38显示一浮动栅极能隙工程硅-氧化物-氮化物-氧化物-硅 (BE-SONOS)装置的测试结果，其中第一隧穿势垒结构是利用现场蒸汽产 生(ISSG)方法形成的二氧化硅(约54埃厚)，此浮动栅极是无掺杂多晶硅(约 40埃厚)，第二隧穿势垒结构是能隙工程的氧化硅-氮化硅-氧化硅(ONO) 结构，具有各自的厚度约为13埃、20埃及25埃，电荷捕捉层是约50埃 厚的氮化硅，而阻挡介电层是约40埃厚的氧化硅。 一自动对准浅沟道隔 离结构是用来在浅沟道隔离结构及字线方向上隔离多晶硅浮动栅极。此被 测试的装置是大面积的装置，其允许在结构可视的情况下进行观测其内部 特性而不会受到边缘效应的影响。
图29显示在偏压范围+15V到+22V进行正FN编程的测试结果。此装 置的初始阈值电压Vt约为2.2V。在此测试样本中此阈值电压大约在6V 时饱和。可以看出，此存储单元可以在偏压条件低于18V时，以小于10ms 的时间很快地被编程至高于4V的阶级。在较高电场下甚至可以达成更快 地编程速度。
图30显示在偏压范围-17V到-20V进行负FN擦除的测试结果。此擦 除状态可以较初始阈值电压Vt低约为2V。此装置的擦除饱和的阈值电压 大约在0V。此装置可以在小于-18V的负偏压条件时，以小于100ms的时 间很快地被擦除至低于IV的临界阶级。在较高电场下甚至可以达成更快 地擦除速度。
图31显示测试装置在利用+FN增量步进脉冲编程ISPP的测试结果， 其起始编程脉冲的大小在17V到20V范围进行，每次增幅使用lOOps脉 冲。在此范例中增量步进脉冲编程ISPP斜率约为0.7。通常而言，此测试 装置需要一数量级25V的相对高电压才能达成高于6V的阈值电压。此外， 此增量步进脉冲编程ISPP与标准'能隙工程硅-氧化物-氮化物-氧化物-硅 (BE-SONOS)装置的12V相较，其在一相对较高的编程电位16V才会被开 启。此相对高的操作电压是导因于此结构的较大的等效氧化层厚度EOT， 考虑到此能隙工程硅-氧化物-氮化物-氧化物-硅(BE-SONOS)结构的等效 氧化层厚度EOT约为13纳米，于浮动栅极底下的包含氧化硅的隧穿势垒
35结构的等效氧化层厚度eot约为5纳米，且此浮动栅极的等效氧化层厚 度是在空乏模式。
图32和图33分别显示两存储单元漏极电流与栅极电压的iv关系图， 第一存储单元具有约0.2p长度及约0.07p宽度，而第二存储单元具有约 0.2p长度及约0.15k宽度。在此测试中，漏极与主体分别接地而源极被耦 接至约0.5v的电位。此图中的此iv曲线在初始阈值电压是不可辨认的。 然而，自阈值电压约2.2v开始，每一条曲线之间大致是互相平行的。由 这些图中的数据可以看出，在编程与擦除操作中这iv曲线偏移是平行的。
图34显示此测试存储单元的次临界偏移。可以看出，在一大范围的 阈值电压区间中，仅有很小的次临界偏移ss分布。
图35显示阈值电压区间中互导gm的变异。此次临界偏移与互导的变 异与标准能隙工程硅-氧化物-氮化物-氧化物-硅(be-sonos)存储单元所 观察到的相较是相对较小的。此效应相信是由此电荷捕捉浮动栅极存储单 元中的浮动栅极提供等电位平面所导致，将标准介电电荷捕捉存储单元的 边缘效应抵销所致。
图36显示此测试存储单元使用步进栅极电压与步进漏极电压进行热 电子编程偏压时的表现，自栅极电压8v、漏极电压4v下开始进行，以l 微秒脉冲及一次增加0.1v。于编程之后，此存储单元施加一反向读取及一 正向读取。
图37显示在对数坐标下栅极电压与漏极电流的关系图，是使用-fn 隧穿达成擦除状态，且自漏极端使用通道热电子编程而达成编程状态。图 38显示在线性坐标下在0到5x10-s安培区间栅极电压与漏极电流的关系 图。图36到图38显示在正向读取和反向读取导致基本上相同的电流。这 暗示此例中厚度约为40埃的薄浮动栅极屏蔽掉介电电荷捕捉层原本应该 有的不均匀通道注入。此外，通道热电子编程在阈值电压大于7v时提供 一非常快的编程速度，允许大于4v的存储区间。通道热电子编程可以较 富勒-诺得汉fn编程更有效率。
图39和图40显示一具有第一及第二隧穿势垒结构均是利用相同的二 氧化硅(约54埃厚)的电荷捕捉浮动栅极装置的测试结果。此装置的浮动栅 极、电荷捕捉层及阻挡介电层均是与使用一能隙工程的第二隧穿势垒结构所测试的相同。图39显示此装置进行增量步进脉冲编程ISPP操作时阈值电压与编程电压的关系图。可以看出，此装置无法被有效地编程。图40
显示此装置在一擦除电压为-20V时阈值电压与擦除时间的关系图。同样地
可以看出，此装置无法被有效地擦除。如同之前所解释过的，此测试可以得到一个结论是第二隧穿势垒结构具有一个与第一隧穿势垒结构不同的隧穿行为，可以帮助电荷隧穿进入电荷捕捉层，却同时能防止电流(荷)泄漏及提供良好的保持特性。
总结是，此处所描述的一快闪存储单元装置，其包含一薄浮动栅极存储单元，其中多晶硅层间介电层由一平面或近平面的介电叠层所取代以安排操作上作为电荷捕捉装置，且其中介于浮动栅极与电荷捕捉装置间的隧穿效率是大于介于通道与浮动栅极间的隧穿效率。存储单元中所储存的大部分电荷被捕捉于介电电荷捕捉装置中。通道操作仍能在介于电荷捕捉层与通道之间的等电位浮动栅极结构所控制，而提供了类似传统金氧半场效晶体管或是浮动栅极存储单元一般的直流特性。此存储单元可以适用于许
多型态的阵列架构中，包含NAND、 NOR或是虚拟接地与门的型态架构。此装置亦可以使用p通道或是n通道技术皆可。此外，此架构可以允许结构对由邻近电荷捕捉元件的沟道隔离结构所导致的边缘效应问题免疫，提供良好的数据保存及免除通道氧化的缺陷，且使用可以轻易地与目前浮动栅极闪存技术兼容的工艺步骤来生产。
虽然本发明已参照实施例来加以描述，然本发明创作并未受限于其详细描述内容。替换方式及修改样式已于先前描述中所建议，且其它替换方式及修改样式将为熟习此项技艺的人士所思及。特别是，所有具有实质上相同于本发明的构件结合而达成与本发明实质上相同结果者，皆不脱离本发明的精神范畴。因此，所有此等替换方式及修改样式意欲落在本发明于随附权利要求范围及其均等物所界定的范畴之中。
权利要求
1、一种存储单元，其特征在于，包括一半导体衬底，具有一表面，一源极区域与一漏极区域在该衬底内且由一通道区域所分隔；一多层叠层于该通道之上，包含一第一隧穿势垒结构置于该通道区域上方，一浮动栅极置于该第一隧穿势垒结构及该通道区域之上，一第二隧穿势垒结构于该浮动栅极之上，一电荷捕捉介电层于该第二隧穿势垒结构之上，以及一顶介电结构置于该电荷捕捉介电层之上；以及一顶导电层置于该顶介电结构之上；其中，当施加偏压以对该存储单元进行编程及擦除时，该第二隧穿势垒结构与该第一隧穿势垒结构对电荷隧穿具有不同的隧穿机率函数。
2、 根据权利要求1所述的存储单元，其特征在于，该第一隧穿势垒 结构包含一介于4至7纳米厚的氧化硅。
3、 根据权利要求1所述的存储单元，其特征在于，该第二隧穿势垒 结构包含一多种材料的组合，且该隧穿势垒结构的排列是可建立接近该通 道表面的一相对低价带能级，距离该通道表面一第一距离处的价带能级被 增加，并距离该通道表面超过2纳米的一第二距离处的价带能级被减少。
4、 根据权利要求1所述的存储单元，其特征在于，该第二隧穿势垒 结构包含一第一氧化硅层邻近该浮动栅极且具有一小于等于18埃的厚度， 一位于该第一氧化硅层上的氮化硅层具有一小于等于30埃的厚度，以及 一位于该氮化硅层上的第二氧化硅层具有一小于等于35埃的厚度。
5、 根据权利要求1所述的存储单元，其特征在于，该第二隧穿势垒 结构包含一势垒工程隧穿势垒结构。
6、 根据权利要求1所述的存储单元，其特征在于，该浮动栅极包含 一半导体层，具有小于10埃的厚度。
7、 根据权利要求1所述的存储单元，其特征在于，该顶介电结构包 含与该电荷捕捉介电层接触的具有一介电常数icl的一第一层，以及与该 顶导电层接触的具有一介电常数k2的一第二层，且该k2大于该Kl，该第二层的厚度小于该第一层的厚度乘以K2/Kl。
8、 根据权利要求7所述的存储单元，其特征在于，该第一层包含氧化硅或氮氧化硅，该第二层包含氧化铝，且该电荷捕捉介电层包含氮化硅 或氮氧化硅至少一个。
9、 根据权利要求7所述的存储单元，其特征在于，该第二层的该介 电常数K2大于7。
10、 根据权利要求1所述的存储单元，其特征在于，该电荷捕捉介电 层包含氮化硅。
11、 根据权利要求1所述的存储单元，其特征在于，更包括-一控制电路，耦接至该存储单元，该控制电路包含一编程模式，是用以施加一偏压条件至该存储单元以诱发隧穿由该通道至该浮动栅极，和在 该浮动栅极与该电荷捕捉介电层之间进行，以增加被捕捉的负电荷，以及 一擦除模式，是用以施加一偏压条件至该存储单元以诱发隧穿在该电荷捕 捉介电层与该浮动栅极，和在该浮动栅极与该通道之间进行，以减少被捕 捉的负电荷。
12、 一种存储单元，其特征在于，包括 一半导体主体，具有一表面；一多层叠层于该半导体主体之上，包含一浮动栅极， 一电荷捕捉介电 层于该浮动栅极之上，以及一顶介电结构置于该电荷捕捉介电层之上；以 及在正栅极偏压条件施加时可引发电子自该半导体主体通过该浮动栅极 移动至该电荷捕捉介电层的功能手段，以增加一阈值电压，而同时又防止 在施加读取偏压条件时电子自该电荷捕捉介电层隧穿通过该浮动栅极至 该半导体主体；以及一顶导电层置于该顶介电结构之上。
13、 根据权利要求12所述的存储单元，其特征在于，更包括 一控制电路，耦接至该存储单元，该控制电路包含一编程模式，是用以施加一偏压条件至该存储单元以诱发隧穿由该半导体主体至该浮动栅 极，和在该浮动栅极与该电荷捕捉介电层之间进行，以增加被捕捉的负电 荷，以及一擦除模式，是用以施加一偏压条件至该存储单元以诱发隧穿在 该电荷捕捉介电层与该浮动栅极，和在该浮动栅极与该半导体主体之间进 行，以减少被捕捉的负电荷。
14、 一种存储单元，其特征在于，包括一半导体衬底，具有一表面， 一源极区域与一漏极区域在该衬底内且由一通道区域所分隔；一栅介电层包含厚度介于4至7纳米的氧化硅，置于该通道区域上方; 一半导体浮动栅极置于该栅介电层之上；一隧穿势垒结构于该浮动栅极之上，该隧穿势垒结构包含一第一氧化 硅层邻近该浮动栅极且具有一小于等于18埃的厚度， 一位于该第一氧化 硅层上的氮化硅层具有一小于等于30埃的厚度，以及一位于该氮化硅层 上的第二氧化硅层具有一小于等于35埃的厚度；一介于约4至7纳米厚的电荷捕捉介电层置于该隧穿势垒结构之上；一阻挡介电结构置于该电荷捕捉介电层之上；以及一顶导电层置于该阻挡介电结构之上。
15、 根据权利要求14所述的存储单元，其特征在于，该阻挡介电结 构包含与该电荷捕捉介电层接触的具有一介电常数Kl的一第一层，以及 与该顶导电层接触的具有一介电常数k2的一第二层，且该k2大于该Kl ， 该第二层的厚度小于该第一层的厚度乘以k2/k1。
16、 根据权利要求14所述的存储单元，其特征在于，该浮动栅极包 含一半导体层，具有小于10埃的厚度。
17、 一种制造一集成电路的方法，其特征在于，包括 形成一栅介电层于一半导体衬底之上；形成一图案化的多晶硅层于该栅介电层之上，包含一第一图案于该衬 底的一存储器区域及一第二图案于该衬底的一外围区域；形成一多层介电叠层于该图案化多晶硅层之上，该多层介电叠层包含 一隧穿势垒结构与该图案化多晶硅层接触， 一电荷捕捉介电层于该隧穿势 垒结构之上，以及一顶介电结构置于该电荷捕捉介电层之上；打开接触窗开口穿过该多层介电叠层以在该外围区域所选定的位置 上将该图案化多晶硅层裸露出来；形成一图案化的导电层于该多层介电叠层之上，且经由在该所选定的 位置上的该些接触窗开口与该图案化多晶硅层接触；以及形成源极和漏极区域于邻近该图案化导电层的该半导体衬底内。
18、 根据权利要求17所述的方法，其特征在于，当施加偏压以进行 编程及擦除操作时，该隧穿势垒结构具有较该栅介电层为高的电荷隧穿效率。
19、 根据权利要求17所述的方法，其特征在于，该栅介电层包含一 介于4至7纳米厚的氧化硅。
20、 根据权利要求17所述的方法，其特征在于，该隧穿势垒结构的 形成步骤包含形成一能隙工程隧穿势垒结构，其包含多个介电层。
21、 根据权利要求17所述的方法，其特征在于，该图案化的导电层 包含多晶硅。
22、 根据权利要求17所述的方法，其特征在于，更包含在该存储器 区域刻蚀该图案化多晶硅层以提供浮动栅极。
23、 根据权利要求17所述的方法，其特征在于，该顶介电结构包含 一介于5至9纳米厚的氧化硅。
全文摘要
本发明公开了一种具有非对称的隧穿势垒结构的电荷捕捉浮动栅极结构存储单元及其制作方法。此存储单元包括一源极区域与一漏极区域并由一通道区域所分隔。一第一隧穿势垒结构置于该通道区域上方，一浮动栅极置于该第一隧穿势垒结构及该通道区域之上，一第二隧穿势垒结构于该浮动栅极之上，一电荷捕捉介电层于该第二隧穿势垒结构之上，以及一顶介电结构置于该电荷捕捉介电层之上，一顶导电层置于该顶介电结构之上而作为栅极。当施加偏压以对该存储单元进行编程及擦除时，该第二隧穿势垒结构相较于该第一隧穿势垒结构而言，具有较佳的隧穿电流导体效率。
文档编号H01L29/12GK101685821SQ20091013473
公开日2010年3月31日 申请日期2009年4月20日 优先权日2008年4月18日
发明者吕函庭 申请人:旺宏电子股份有限公司