专利名称：兼容cmos的低栅电荷横向mosfet的制作方法
技术领域：
本发明涉及功率晶体管的领域。更具体地，本发明涉及具有减少的栅电荷的集成 MOS功率晶体管的领域。
背景技术：
电源是向输出负载或者负载组提供电能或者其他类型的能量的设备或者系统。术 语“电源，，可以指主电力分配系统和其他主或次能量源。开关模式电源、开关式电源或者 SMPS是包含开关式调节器的电源。尽管线性调节器使用在其活动区内偏置的晶体管来确定 输出电压，SMPS主动地以高速率在完全饱和与完全切断之间切换晶体管。接着将得到的矩 形波形通过低通滤波器，其通常为电感器和电容器(LC)电路，以获得近似的输出电压。SMPS是目前电压转换设备的主流形式，因为它的高功率转换效率，小尺寸和小重 量，以及低成本。SMPS从诸如电池或者墙壁插座的源获得输入功率，并根据耦合到SMPS输 出的电路对功率的要求将输入功率转换成短脉冲。MOSFET (金属氧化物半导体场效应晶体管)通常用于SMPS。MOSFET通常单独地制 造为分立的晶体管。之后将每个MOSFET连接到作为SMPS的部分的其他集成电路。以这种 方式使用分立器件增加了整个SMPS的成本和尺寸。高性能MOSFET对于SMPS的转换效率是重要的，因为MOSFET是SMPS中最耗功率 的部件之一。另外，MOSFET的最大可能开关频率决定SMPS中包括的电感器和电容器的尺 寸、成本和功率损失。在常规SMPS工作下，快速地开启和关断M0SFET，因此为了高效地工 作，MOSFET的电阻值和栅电容都应当很低。MOSFET具有栅极端、漏极端和源极端，以及称为体、基底、主体或者衬底的第四端。 衬底就是指栅极、源极和漏极所位于的半导体的主体。第四端作用是将晶体管偏置到工作 中。栅极端调节通过衬底中的沟道区域的电子流，或者使能或者阻断流过沟道的电子流。电 子在受到所施加的电压的影响下，从源极端经过沟道流向漏极端。MOSFET的沟道经过掺杂，以产生N型半导体或者P型半导体。源极和漏极在增强 型MOSFET的情况下可以与沟道相反类型地掺杂，或者在耗尽型MOSFET的情况下可以与沟 道相同类型地掺杂。MOSFET利用栅极和衬底之间的绝缘体，诸如二氧化硅。该绝缘体通常 被称为栅极氧化物。这样，栅极端由栅极氧化物在衬底中与沟道隔开。当将电压施加在栅极端和源极端之间时，产生的电场穿透栅极氧化物并在半导 体-绝缘体界面处产生所谓的“反型层”或沟道。反型沟道的类型是与源极和漏极相同的P 型或N型，以便提供让电流可以通过的沟道。改变栅极和衬底之间的电压调制该层的电导 率，其用于控制漏极和栅极之间的电流。功率MOSFET是广泛用作低电压开关例如低于200V的一种特定类型的M0SFET。横 向功率MOSFET指的是这样的结构其中漏极和源极都相互横向地定位，例如都在衬底的顶 表面处。这与垂直功率MOSFET相反，其中漏极和源极相对于彼此垂直堆叠，例如源极在衬 底的顶表面处而漏极在底表面处。
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功率MOSFET可以多快地开启和关断的一个限制因素是开启和关断晶体管所需的 栅电荷的量。栅电荷指的是移入和移出栅极以分别开启和关断晶体管的电子的数量。所需 的栅电荷越大，开启和关断晶体管的时间就越长。在开关模式电源中快速地开关功率二极 管是有利的。频率越高，SMPS的栅极驱动电路中使用的分立部件的尺寸越小。较小的部件 比较大的部件更便宜。图1示出传统的横向功率MOSFET的示例性结构的剖面侧视图。在该示例性结构 中，衬底10受到掺杂以形成P型区域或者阱12，以及N型区域或者阱14。P型阱12包括双 扩散源极16，其具有P+区域20和N+区域22之间合并的接触M。接触M将P+区域20 和N+区域22短接在一起。接触M用作功率晶体管的源极接触，而源极与衬底的体短接， 衬底的体在该示例结构中为P型。源极接触端42耦合到接触24，因此耦合到源极16。衬 底10也受到掺杂以形成N型区域14内的N+区域18。N+区域18用作功率晶体管的漏极。 漏极接触端40耦合到漏极18。沟槽沈形成于衬底10的顶表面中。沟槽沈填充了场氧化 物。沟槽沈可以使用浅沟槽隔离(STI)形成，在此情况下填充了场氧化物的沟槽称为浅沟 槽隔离(STI)区域。栅极氧化物观形成于衬底10的顶表面之上。多晶硅栅极30形成在栅极氧化物 观上方。如图1所示，多晶硅栅极30和衬底10之间的栅极氧化物层观是薄氧化层。多晶 硅栅极30在STI区域上方延伸以支持高的漏极-栅极电压。衬底10中有三个主要区域与功率晶体管的工作相关沟道区域，过渡区域、以及 漂移区域。沟道区域形成在多晶硅栅极30之下并位于衬底10的P型区域12中。换而言 之，沟道区域形成于多晶硅栅极30与P型区域12交叠之处。漂移区域是N型区域12在沟 槽沈或STI区域之下的部分。漂移区域是在晶体管关断的状态下大部分漏极-栅极电压 降落的地方。STI区域对于获得该高的漏极-栅极电压是必要的。如果多晶硅栅极30代 之以在薄栅极氧化物上方终止，这将导致栅极氧化物上过高的电压并且功率晶体管将不工 作。因此，STI区域和STI区域上的多晶硅栅极延伸对于使高的漏极-栅极电压降落是必 要的。过渡区域是N型区域12在栅极氧化物观和多晶硅栅极30之下的部分。过渡区 域在功率晶体管开启时提供从沟道区域到漂移区域的电流流动路径。过渡区域也称为积累 区域或者颈区域。在很多应用中，过渡区域是低电压功率MOSFET中导通电阻的最大单个分 量。过渡区域的长度是重要的设计考虑，其中长度指的是图1中的水平方向。如果长度太 短，功率MOSFET的导通电阻增加，并且器件在硬开启的时候受到早期准饱和的影响。如果 长度太长，导通电阻饱和，特定的导通电阻增加，而击穿电压降低。多晶硅栅极30位于过渡 区域上的部分占栅极电容以及因此栅极电荷的很大部分。
发明内容
分栅功率晶体管包括横向配置的功率M0SFET，其具有掺杂硅衬底，形成在衬底表 面上的栅极氧化物层，以及形成在栅极氧化物层上的分开的多晶硅层。多晶硅层被切割成 两个电隔离的部分，第一部分形成位于衬底的第一沟道区域上方的多晶硅开关栅极，第二 部分形成在衬底的第二沟道区域和过渡区域上方形成的多晶硅静态栅极。第一沟道区域和 第二沟道区域由衬底中的掺杂的桥区域桥接。静态栅极的一部分延伸到衬底的漂移区域上方，其中漂移区域在形成于衬底中的场氧化物填充的沟槽之下。静态栅极的延伸部分作为 场极板工作，以建立高击穿电压。开关栅极电耦合到第一电压源，而静态栅极电耦合到第二 电压源。在一个方面，公开了一种分栅功率晶体管。该分栅功率晶体管包括掺杂衬底，其 包括第一掺杂区域内的源极、桥、第一沟道区域、和第二沟道区域，第二掺杂区域内的漏极 和过渡区域，以及第二掺杂区域内的沟槽，其中沟槽形成于衬底的第一表面中，并且沟槽填 充了场氧化物，另外其中第一沟道区域位于源极和桥之间，第二沟道区域位于桥和过渡区 域之间，过渡区域位于第二沟道区域和沟槽之间，并且沟槽位于过渡区域和漏极之间；位于 衬底的第一表面上的栅极氧化物层；位于栅极氧化物层上并且在第一沟道区域上方的第一 栅极；以及位于栅极氧化物层上并且在第二沟道区域、过渡区域、以及沟槽的一部分上方的 第二栅极，其中第一栅极与第二栅极分开，使得第一栅极与第二栅极都没有覆盖桥的至少 一部分。在另一方面，公开了一种制造分栅功率晶体管的方法。该方法包括掺杂衬底以形 成第一掺杂区域内的源极和沟道区域，以及第二掺杂区域内的漏极和过渡区域，其中沟道 区域位于源极和过渡区域之间，而过渡区域位于沟道区域和漏极之间；在过渡区域靠近漏 极的一部分内形成沟槽；用场氧化物填充沟槽；将栅极氧化物层施加到衬底的顶表面上； 在沟道区域、过渡区域、和沟槽的一部分上方形成导电层；去除导电层在沟道区域的第一部 分上方的部分，从而形成两个分开的导电层部分，其包括位于沟道区域的第一部分上方的 第一导电层部分，和位于沟道区域的第二部分、过渡区域、以及沟槽的所述部分上方的第二 导电层部分；掺杂第一导电层部分、第二导电层部分、以及沟道区域在去除了导电层的所述 部分之处的第三部分，从而形成沟道区域的第一部分和沟道区域的第二部分之间的掺杂桥 区域。掺杂桥区域的掺杂类型与源极、漏极和过渡区域相同。该方法还包括在源极和掺杂 桥区域之间的沟道区域的第一部分中形成第一导电沟道，以及在掺杂桥区域和过渡区域之 间的沟道区域的第二部分中形成第二导电沟道。第一导电沟道通过将第一电压施加到第一 栅极而形成，第二导电沟道通过将第二电压施加到第二栅极而形成。在一些实施方式中，功 率晶体管使用与制造互补金属氧化物半导体器件兼容的工艺来制造。在一些实施方式中， 与包括开关模式电源电路的集成电路单片地制造功率晶体管。第一栅极与第二栅极彼此电隔离。将第一栅极电耦合到第一电压源，以及将第二 栅极电耦合到第二电压源。在一些实施方式中，将恒定电压施加到第二栅极而将开关电压 施加到第一栅极。在另一些实施方式中，将恒定电压施加到第一栅极而将开关电压施加到 第二栅极。在一些实施方式中，栅极和场极板为多晶硅。在一些实施方式中，第一掺杂区域 是P型区域而第二掺杂区域是N型区域。在一些实施方式中，功率晶体管包括横向双扩散 金属氧化物半导体场效应晶体管。掺杂衬底还包括第二掺杂区域内的漂移区域，其中该漂 移区域位于所述沟槽之下。在一些实施方式中，衬底包括硅衬底。在一些实施方式中，源极 包括双扩散区域。在一些实施方式中，沟槽使用浅沟槽隔离工艺形成。
图1示出传统横向功率MOSFET的示例性结构的剖面侧视图；图2示出根据第一实施方式的分栅横向配置功率晶体管的剖面侧视图3示出根据第二实施方式的分栅横向配置功率晶体管的剖面侧视图；图4示出例如图1中所示的传统功率M0SFET，以及例如图2的分栅功率MOSFET的 栅电荷曲线。关于附图的几个图示描述了分栅功率晶体管的实施方式。其中在合适的情况下并 且仅当一幅以上的图中公开和示出了相同的元件的情况下，相同的附图标记将用于表示这 样的相同元件。
具体实施例方式本申请的实施方式针对分栅功率晶体管。本领域普通技术人员将认识到下面的对 分栅功率晶体管的详细描述仅是示例性的并且并不意图以任何方式进行限制。对于从本公 开获益的这样的技术人员来说想到分栅功率晶体管的其他实施方式是很容易的。现在将详细参考如附图中所示的分栅功率晶体管的实施。相同的附图标记将贯穿 所有附图以及下面的详细描述使用，并指代相同或者相似的部分。为了清楚起见，没有示出 和说明此处描述的实施的所有常规特征。当然，将理解在任何这样的实际实施的开发中，可 以做出各种特定实施的决策以便实现开发者的特定目标，例如符合与应用和商业相关的限 制，并且这些具体目标在不同开发者之间和不同实施之间将是不同的。此外，将理解这样的 开发努力将是复杂和耗时的，但是仍然是从本公开受益的本领域普通技术人员的常规的工 程任务。分栅功率晶体管的实施方式包括横向配置的功率M0SFET，其具有掺杂硅衬底，形 成在衬底表面上的栅极氧化物层，以及形成在栅极氧化物层上的分开的多晶硅层。多晶硅 层被切割成两个电隔离的部分，第一部分形成位于衬底的第一沟道区域上方的多晶硅开关 栅极，第二部分形成在衬底的第二沟道区域和过渡区域上方形成的多晶硅静态栅极。第一 沟道区域和第二沟道区域由衬底中的掺杂桥区域桥接。该桥的掺杂类型与源极和漏极相 同。静态栅极的一部分延伸到衬底的漂移区域上方，其中漂移区域在形成于衬底中的场氧 化物填充的沟槽之下。静态栅极的延伸部分作为场极板工作，以建立高击穿电压。开关栅 极电耦合到第一电压源，而静态栅极电耦合到第二电压源。在一示例性应用中，恒定电压施 加到静态栅极，而高频开关电压施加到开关栅极。施加到静态栅极的恒定电压足够大以建 立静态栅极下的第二沟道区域中的反型层。在施加恒定电压的情况下，静态栅极作为场极 板工作。多晶硅层在MOSFET的沟道区域或者体之上被分割。衬底包括掺杂桥区域，称为 桥，其将沟道区域分开以形成第一沟道区域和第二沟道区域。桥在开关栅极和静态栅极的 制造过程中形成。当切割多晶硅层时，衬底的一部分在多晶硅的切割部分被去除的地方露 出。掺杂两个多晶硅部分和衬底的露出部分。在该掺杂过程中，掺杂的桥区域在衬底的露 出部分处形成。该桥将沟道区域分成第一沟道区域和第二沟道区域。第一沟道区域位于源 极和桥之间。第二沟道区域位于桥和过渡区域之间。在例如图1所示的传统功率MOSFET中，栅极电容的相当一部分是由于在过渡区域 的栅极-漏极电容。由于密勒效应，将开关电压施加到栅极放大了栅极-漏极电容。在分 栅功率晶体管中，栅极的开关部分，即开关栅极与沟道区域隔离，而栅极在过渡区域上方的 部分，即静态栅极保持在恒定电压。这即使没有消除也降低了栅极和漏极之间的密勒电容。另外，通过减小开关栅极的面积，减少了在每个开关周期中转移的电荷即栅电荷的量。栅电 荷决定开关开启和关断的速度。减少栅电荷允许更高频率的开关操作。更高的频率允许使 用较小的分立部件，这降低了成本。分栅功率晶体管结构适用于所有具有内部开关的可开关电源集成电路。分栅功率 晶体管的制造工艺是兼容CMOS的。因此，可与SMPS电路的输出电路单片地制造分栅功率 晶体管。该结构不限于集成M0SFET。分栅功率晶体管结构可用于任何集成或者分立的横向 功率晶体管。图2示出根据第一实施方式的分栅横向配置的功率晶体管100的剖面侧视图。在 该示例性结构中，功率晶体管100是N沟道双扩散MOSFET (N沟道DM0SFET)。掺杂衬底110 以形成P型区域112和N型区域114。P型区域112包括双扩散源极116，其具有P+区域 120和N+区域122之间合并的接触124。接触IM将P+区域120和N+区域122短接在一 起。接触IM用作分栅功率晶体管的源极接触，而源极与衬底的体短接，衬底的体为P型。 P型区域在衬底110的较低部分的整个宽度上延伸，包括在图2的右手侧的N型区域114之 下。源极接触端142耦合到接触124，因此耦合到源极116。衬底110也受到掺杂以形成N 型区域114内的N+区域118。N+区域118用作分栅功率晶体管的漏极。漏极接触端140耦 合到漏极118。沟槽1 形成于衬底110的顶表面中。沟槽1 填充了场氧化物。在一些 实施方式中，沟槽126使用浅沟槽隔离(STI)工艺形成，而填充了场氧化物的沟槽称为STI 区域。在其他实施方式中，沟槽126使用能够去除用于形成厚场氧化物区域的衬底部分的 任何传统半导体制造技术形成。栅极氧化物1 形成于衬底110的顶表面上。在一些实施方式中，使用传统半导 体沉积工艺沉积栅极氧化物层。多晶硅层形成在栅极氧化物1 上。去除一片多晶硅层， 形成两个电隔离的多晶硅部分。该片多晶硅层从P型区域112上方去除。在一些实施方式 中，使用传统半导体沉积和蚀刻工艺形成多晶硅部分。第一多晶硅部分形成开关栅极130。 第二多晶硅部分形成静态栅极132。开关栅极130和静态栅极132由间隙134物理隔开，该 间隙134对应于去除的那片多晶硅。被称为桥的掺杂桥区域136形成于间隙134下的衬底 中。桥136在开关栅极130和静态栅极132的制造过程中形成。制造开关栅极130和静态 栅极132包括掺杂步骤。在该掺杂步骤中，施加掩模，其将开关栅极130、静态栅极132和衬 底在间隙134之下的部分暴露于掺杂剂。随着施加掺杂剂，在衬底的露出部分处形成掺杂 桥区域136。开关栅极130、静态栅极132和桥136与源极区域122和漏极118掺杂类型相 同。绝缘氧化物138覆盖开关栅极130和静态栅极132。如图2所示，开关栅极130和 衬底Iio之间的栅极氧化物层128，以及静态栅极132和衬底110之间的栅极氧化物层1 是薄氧化层。静态栅极132通过间隙134与开关栅极130电隔离。在很多应用中，功率晶 体管被布局为具有很多互相交叉的条，例如，源极条、栅极条和漏极条。例如，漏极条作为漏 极接触端140工作，而源极条作为源极接触端142工作。在分栅功率晶体管中，静态栅极和 开关栅极也可以布局为由间隙隔开的条形。例如，静态栅极条作为静态栅极接触端工作，在 图2中示意性地示为静态栅极接触端144，而开关栅极条作为开关栅极接触端工作，在图2 中示意性地示为开关栅极接触端146。参考图2，这些条取向为进出该页的平面。如果栅极 常规地在其条的末端处连接，这些条可以是几百微米长，开关栅极和静态栅极可以类似地作为条延伸，其末端可以分别电连接到第一电压源和第二电压源。可替代地，源极、漏极、开 关栅极和/或静态栅极可以配置用于沿着器件的整个宽度，或者沿着沿器件宽度的周期性 的接触点的电耦合，其中器件的宽度为进出图2的页面。在这些替换的结构中，可以将一个 或多个间隙切入到氧化物138中，以提供到开关栅极130和到静态栅极132的接触达到点。 在期望的接触点或区域处在氧化物138中切出间隙。静态栅极132在场氧化物填充的沟槽1 上延伸以支持高的栅极-漏极电压。静 态栅极132对于保持较高的击穿电压是必要的。如果静态栅极没有在沟槽1 上延伸，或 者沟槽1 本身被去除，则击穿电压受到影响。在此情况下，几乎全部的栅极-漏极电压降 落在薄栅极氧化物上，这不能使得功率晶体管能够满足额定电压。衬底110中有四个主要区域与分栅功率晶体管的工作相关第一沟道区域，第二 沟道区域，过渡区域，以及漂移区域。第一沟道区域形成在开关栅极130之下并位于衬底 110的P型区域112中。第二沟道区域形成在静态栅极132之下并位于衬底110的P型区 域112中。换而言之，第二沟道区域形成于静态栅极130与P型区域112交叠之处。桥136 将如果没有形成间隙134时将是P型区域112中的单个沟道区域的部分分开。在分栅功率 晶体管中，桥136把该原来会是单个沟道的部分分成两个独立可控的沟道区域，即第一沟 道区域和第二沟道区域。第一沟道区域位于源极区域122和桥136之间。第二沟道区域位 于桥136和过渡区域之间。桥136，以及因此间隙134的位置，足够远离源极区域122，以便 防止当器件处于关断状态时从源极122到桥136的穿通。桥也离第二沟道区域和过渡区域 之间的PN结足够远，以便不负面地影响击穿电压。漂移区域是N型区域114在沟槽1 或STI区域之下的部分。漂移区域对于支持 高的栅极-漏极电压是必要的。如果静态栅极132代之以在薄栅极氧化物之上终止，这将 导致栅极氧化物上过高的电压并且分栅功率晶体管将不工作。因此，STI区域和STI区域 上的静态栅极延伸对于使高的栅极-漏极电压降落是必要的。过渡区域是N型区域114在 静态栅极132之下的部分。过渡区域也称为积累区域或者颈区域。与诸如图1中的功率晶体管100的不具有分栅结构的可比较的传统功率晶体管相 比，功率晶体管200的沟道区域被加长了以容纳桥136。就这方面而言，功率晶体管200受 到面积增加的影响。然而，掺杂的N型桥区域136比该同一区域是反型沟道的情况更为导 电，如在功率晶体管100(图1)中那样。因此，N型桥区域中的载流子迁移率得到提高，从 而降低了由于加长沟道区域而增加的导通电阻部分。在工作中，第一电压源电耦合到开关栅极130，在图2中示意性地示为端子146，第 二电压源电耦合到静态栅极132，在图2中示意性地示为端子144。恒定电压施加到静态栅 极132，从而产生桥136与过渡区域之间的导电沟道。在施加恒定电压的情况下，静态栅极 132在沟槽1 上延伸的部分也作为场极板工作。在一示例性应用中，该恒定电压为5V。 一般，恒定电压足够大以产生导电沟道，但是不大到足以使静态栅极132和衬底110之间的 栅极氧化物破裂的程度。施加到静态栅极132的恒定电压是栅极-漏极电压Vgd。开关电 压施加到开关栅极130。开关电压根据器件的开关频率在低开启电压和高关断电压之间交 变。在一示例性应用中，关断电压是OV而开启电压是5V。施加到开关栅极132的开关电压 是栅极-源极电压Vgs。当开关电压高时，在源极N+区域122和桥136之间形成导电沟道，从而开启晶体管。在晶体管开启的情况下，电流通过在开关栅极130之下形成的第一沟道从源极116流 到桥136，通过在静态栅极132之下形成的第二沟道流到过渡区域，并且通过过渡区域和漂 移区域流到漏极118。当分栅功率晶体管开启时，过渡区域和漂移区域提供从第二沟道区域 到漏极118的电流流动路径。当开关电压低时，电流不能从N+区域122流到桥136，因为没 有形成导电第一沟道区域，从而关断晶体管。图3示出根据第二实施方式的分栅横向配置的功率晶体管200的剖面侧视图。功 率晶体管200配置得与图2的功率晶体管100类似，除了衬底的掺杂不同。功率晶体管200 包括P型衬底209、N型埋层(NBL) 207,P型区域205、N型区域214、N型区域211以及P型 区域212。P型区域212与功率晶体管100的P型区域112相当之处在于P型区域212包 括N+桥区域236和双扩散源极，其具有P+区域220和N+区域222之间合并的接触。在工 作中，第一和第二导电沟道区域以与功率晶体管100类似的方式形成。N型区域214在衬底的较低部分的整个宽度上延伸，包括在图3的左手侧的P型区 域214之下。N型区域214具有比N型区域211更低的N型浓度，而N型区域211具有比漏 极218更低的N型浓度。NBL207具有比N型区域214相对更高的N型浓度。P型区域205 在每一侧上均由N型材料、N型区域214和NBL 207包围。以这种方式，P型区域207与P 型衬底209电隔离。P型区域207的存在使得N型区域211的掺杂浓度可以更高而不降低 击穿电压。由于N型区域211比N型区域214浓度更高，大部分电流通过N型区域211从 过渡区域流到漏极218。结果，导通电阻受到N型区域211中的N型浓度的影响。使得N型 区域211中的掺杂浓度可以更高允许了这样一种方式，即降低导通电阻而不影响晶体管的 其他部分的方式。换言之，增加N型区域211中的N型浓度降低了导通电阻。图4示出了例如图1中所示的传统功率M0SFET，以及例如图2的分栅功率MOSFET 的栅电荷曲线。栅电荷曲线是MOSFET的常用质量图形。为了确定栅电荷，漏极通过负载电 阻连接到额定电源电压，源极接地，并且栅极接地。将恒定电流灌入栅极，并测量栅极-源 极电压Vgs。当电源电压施加到栅极时，栅极-源极电压Vgs开始升高直到达到阈值电压， 其在该示例中为1. 5V。阈值电压对应于曲线的平坦部分，其是功率晶体管开始开启的区域。 当栅极-源极电压Vgs达到完全额定的电压，其在该示例中为5V，轨迹终止。栅电荷确定为 测量的电压的积分。在图4示出的示例中，对于具有5V的额定栅极-源极电压和24V的工 作电压的功率晶体管测量栅电荷曲线。一般来说，在不必要增加形成分栅功率晶体管的工 作栅极(activegate)和场极板的多晶硅的占用面积的情况下，工作电压范围为14V到60V。曲线300是图2的分栅功率晶体管的栅电荷曲线，而曲线310是对于相似的传统 功率晶体管，诸如图1的功率晶体管。图4中看到与传统晶体管相比分栅功率晶体管的栅 电荷减少。通过去除一片多晶硅而减小工作栅极的尺寸，减少了栅电荷。还必须防止分栅 功率晶体管的击穿，这是使用场极板实现的。工作多晶硅栅极和场极板电隔离，使得影响工 作栅极的电荷被减少到最低可能等级。可以看到曲线300的平坦部分与曲线310的平坦部分相比被减小了。该平坦部分 代表栅极-漏极电荷Qgd，其是栅极-漏极电压在平坦区域上的积分。在平坦区域内，越来 越多的电流被灌入栅极但是栅极-源极电压保持恒定。栅极-漏极电荷Qgd与漏极和栅极之间的反馈电容相关。一般，栅极位于漏极阱 上方的部分被放大并且比栅极位于源极阱上方的部分对栅电荷有更多的影响。通过将多晶硅栅极分成开关栅极和静态栅极，并将恒定电压施加到静态栅极，其是漏极阱上方仅有的 栅极部分，即使没有消除也减小了与密勒效应相关的反馈电容。分栅功率晶体管提供了导通电阻(R)和栅电荷Oig)的乘积的减小。功率MOSFET 的导通电阻是晶体管开启时漏极和源极之间的电阻。然而，在称为特定导通电阻率的导通 电阻(R)与栅极面积(A)的乘积中有少许增加。特定导通电阻率提供功率晶体管的尺寸的 概念性的度量。分栅结构的特定导通电阻与不具有分栅结构的可比的传统功率晶体管诸如 图1中的功率晶体管2相比有所增加，这是因为功率晶体管100(或200)的沟道区域被加 长以容纳桥136。就这方面而言，功率晶体管100受到栅极面积增加的影响，这导致导通电 阻(R)与栅极面积(A)的乘积中有增加。然而，掺杂的N型桥区域136例如在功率晶体管 2(图1)中那样同一区域是反型的沟道的情况更为导电。因此N型桥区域136中的载流子 迁移率得到提高，从而降低了由加长沟道区域引起的增加的R*A乘积的一部分。当分栅功率晶体管完全开启时，例如当施加到静态栅极的恒定电压是5V而施加 到开关栅极的开关电压为高时，电流流过第一沟道区域、桥以及第二沟道区域，流过晶体管 区域和在场氧化物填充的沟槽之下的漂移区域，并回到N+漏极。由于在覆盖过渡区域的静 态栅极上的恒定电压，电子在过渡区域中累积。在一示例性应用中，与不具有分栅结构的可比较的传统功率晶体管相比，考虑到 与分栅结构相关的所有影响，R*Qg乘积有大约65%的降低，而R*A乘积有大约55%的增加。与图1的可比较的传统功率晶体管相比，分栅功率晶体管还改进了热载流子寿 命。这是由于更高的R*A乘积，其导致更低的电流密度。此外，击穿电压BVdss由于施加 到静态栅极的恒定电压而增加。静态栅极在沟槽上延伸的部分作为场极板工作。一般，场 极板对于任何给定的电源电压降低电场，这有效地维持或者增加分栅功率晶体管的击穿电 压。在分栅结构中，击穿电压BVdss增加的电压量与施加到静态栅极的恒定电压的量相同。 改进的热载流子寿命和增加的击穿电压对R*A乘积中的增加起了部分的恢复。在一示例性应用中，开关栅极和静态栅极之间的切开的间隙使用0. 18微米半导 体加工技术制造，产生0. 25微米宽的间隙。然而，间隙可以小于或者大于0. 25微米，在尺 寸方面仅受可用工艺的限制。例如，使用0. 13微米半导体制造技术可以实现0. 2微米宽度 的间隙。在实践中，间隙可以如技术所允许的那样小，从而最小化晶体管的总体尺寸，诸如 半节距。在使用0. 18半导体制造技术的示例应用中，沟道区域加长了 0. 25微米。以下强调分栅功率晶体管的一些特性，特别是与可比较的功率晶体管相比。首先， 栅电容和栅电荷由于栅极的开关部分，即开关栅极具有较小的栅面积而被减小。其次，由于 恒定电压施加到在过渡区域上方的静态栅极，就大大减小了栅极-漏极反馈电容。这与可 比较的功率晶体管相比进一步减小了栅电荷，因为在开关过程中，栅极-漏极电容由于密 勒效应而被放大。第三，热载流子寿命得到了改善。第四，击穿电压BVdss增加了。第五， 开关模式电源(SMPQ效率得到了改进。第六，制造分栅功率晶体管的工艺是兼容CMOS的。 这样，可以与包括SMPS的输出电路的CMOS器件单片地制造分栅功率晶体管。在与SMPS相 同的集成电路上制造功率MOSFET产生更小的总体SMPS系统尺寸和成本。以上将分栅功率晶体管的工作描述为将开关电压施加到栅极130而将静态电压 施加到栅极132。替代地，分栅功率晶体管可以工作为使得恒定电压施加到栅极130而开关 电压施加到栅极132。在一示例应用中，这种替代地配置的功率晶体管作为集成高压NAND门工作。与将分立CMOS器件连接到横向DMOS的低侧开关器件相比该集成器件降低了总器 件面积。一般而言，开关栅极和静态栅极可以是耗尽型MOS器件或者增强型MOS器件。如 果静态栅极在增强模式工作，则器件需要桥来正常工作。以上将分栅功率晶体管的实施方式描述为N沟道M0SFET。可以预期替代的实施方 式，例如P沟道MOSFET。对P沟道MOSFET的应用需要稍微不同的结构。在所有方面都与所 描述的实施方式中示出的那些具有相反极性的情况下配置分栅功率晶体管时，可以实施替 代的结构。以上将栅极材料描述为多晶硅。替代地，栅极可以由半导体晶体管的制造中使用 的任何传统材料制成，包括但不限于多晶硅和/或金属。以上将衬底描述为硅。替代地，衬 底可以是基于硅的化合物例如锗硅(SiGe)。关于结合了细节来帮助理解功率晶体管的构造和工作的原理的具体实施方式
描 述了分栅功率晶体管。文中对于具体实施方式
及其细节的这种参考并不意图限制所附权利 要求的范围。本领域技术人员很清楚在不偏离功率晶体管的精神和范围的情况下可以在选 择用来示例说明的实施方式中进行各种修改。
权利要求
1.一种功率晶体管，包括a.掺杂衬底，其包括第一掺杂区域内的源极、桥、第一沟道区域和第二沟道区域，第二 掺杂区域内的漏极和过渡区域，以及第二掺杂区域内的沟槽，其中沟槽形成于衬底的第一 表面中，并且沟槽填充了场氧化物，另外其中第一沟道区域位于源极和桥之间，第二沟道区 域位于桥和过渡区域之间，过渡区域位于第二沟道区域和沟槽之间，并且沟槽位于过渡区 域和漏极之间；b.位于衬底的第一表面上的栅极氧化物层；c.位于栅极氧化物层上并且在第一沟道区域上方的第一栅极；以及d.位于栅极氧化物层上并且在第二沟道区域、过渡区域、以及沟槽的一部分上方的第 二栅极，其中第一栅极与第二栅极分开，使得第一栅极与第二栅极都没有覆盖桥的至少一 部分。
2.根据权利要求1的功率晶体管，其中第一栅极电耦合到第一电压源，第二栅极电耦 合到第二电压源。
3.根据权利要求1的功率晶体管，其中第一栅极与第二栅极彼此电隔离。
4.根据权利要求1的功率晶体管，其中恒定电压施加到第二栅极而开关电压施加到第 一栅极。
5.根据权利要求1的功率晶体管，其中恒定电压施加到第一栅极而开关电压施加到第 二栅极。
6.根据权利要求1的功率晶体管，其中第一栅极与第二栅极包括多晶硅。
7.根据权利要求1的功率晶体管，其中第一掺杂区域是P型区域而第二掺杂区域是N 型区域。
8.根据权利要求1的功率晶体管，其中功率晶体管包括横向双扩散金属氧化物半导体 场效应晶体管。
9.根据权利要求1的功率晶体管，其中掺杂衬底还包括第二掺杂区域内的漂移区域， 其中该漂移区域位于所述沟槽之下。
10.根据权利要求1的功率晶体管，其中衬底包括硅衬底。
11.根据权利要求1的功率晶体管，其中源极包括双扩散区域。
12.一种制造功率晶体管的方法，该方法包括a.掺杂衬底以形成第一掺杂区域内的源极和沟道区域，以及第二掺杂区域内的漏极 和过渡区域，其中沟道区域位于源极和过渡区域之间，而过渡区域位于沟道区域和漏极之 间；b.在过渡区域靠近漏极的一部分内形成沟槽；c.用场氧化物填充沟槽；d.将栅极氧化物层施加到衬底的顶表面；e.在沟道区域、过渡区域和沟槽的一部分上方形成导电层；f.去除导电层在沟道区域的第一部分上方的部分，从而形成两个分开的导电层部分， 其包括位于沟道区域的第一部分上方的第一导电层部分，和位于沟道区域的第二部分、过 渡区域、以及沟槽的所述部分上方的第二导电层部分；以及g.掺杂第一导电层部分、第二导电层部分、以及沟道区域在去除了导电层的所述部分之处的第三部分，从而形成沟道区域的第一部分和沟道区域的第二部分之间的掺杂桥区 域。
13.根据权利要求12的方法，其中掺杂桥区域的掺杂类型与源极、漏极和过渡区域相同。
14.根据权利要求12的方法，还包括在源极和掺杂桥区域之间的沟道区域的第一部分 中形成第一导电沟道，以及在掺杂桥区域和过渡区域之间的沟道区域的第二部分中形成第 二导电沟道。
15.根据权利要求14的方法，其中第一导电沟道通过将第一电压施加到第一栅极而形 成，第二导电沟道通过将第二电压施加到第二栅极而形成。
16.根据权利要求12的方法，还包括将第一电源电压电耦合到第一栅极，以及将第二 电源电压电耦合到第二栅极。
17.根据权利要求12的方法，其中第一栅极与第二栅极彼此电隔离。
18.根据权利要求12的方法，还包括将恒定电压施加到第二栅极而将开关电压施加到 第一栅极。
19.根据权利要求12的方法，还包括将恒定电压施加到第一栅极而将开关电压施加到第二栅极。
20.根据权利要求12的方法，其中栅极和场极板包括多晶硅。
21.根据权利要求12的方法，其中第一掺杂区域是P型区域而第二掺杂区域是N型区域。
22.根据权利要求12的方法，其中功率晶体管包括横向双扩散金属氧化物半导体场效应晶体管。
23.根据权利要求12的方法，其中掺杂衬底还包括第二掺杂区域内的漂移区域，其中 该漂移区域位于所述沟槽之下。
24.根据权利要求12的方法，其中衬底包括硅衬底。
25.根据权利要求12的方法，其中源极包括双扩散区域。
26.根据权利要求12的方法，其中沟槽使用浅沟槽隔离工艺形成。
27.根据权利要求12的方法，其中功率晶体管使用与制造互补金属氧化物半导体器件 兼容的工艺来制造。
28.根据权利要求12的方法，其中与包括开关模式电源电路的集成电路单片地制造功率晶体管。
全文摘要
本发明提供一种兼容CMOS的低栅电荷横向MOSFET。分栅功率晶体管包括横向配置的功率MOSFET，其具有掺杂硅衬底，形成在衬底表面上的栅极氧化物层，以及形成在栅极氧化物层上的分开的多晶硅层。多晶硅层被切割成两个电隔离的部分，第一部分形成位于衬底的沟道区域的第一部分上方的开关栅极，第二部分形成在衬底的沟道区域的第二部分和过渡区域上方形成的静态栅极。静态极板还延伸到衬底的漂移区域上方，其中漂移区域在形成于衬底中的场氧化物填充的沟槽之下。开关电压施加到开关栅极，而恒定电压施加到静态栅极。
文档编号H01L29/40GK102097474SQ201010547399
公开日2011年6月15日 申请日期2010年11月15日 优先权日2009年11月13日
发明者F·P·贾尔斯, J·M·麦格雷戈, S·麦科马克 申请人:马克西姆综合产品公司