1和开口 442具有基本上正方形形状。在整个多晶硅层上方保持了电连接性，而不需要额外布线和外部布线。本领域的普通技术人员应当理解的是，还可以使用其他形状和/或其他数量的开口。因为在开口中基本上没有栅极电荷，所以可以基本上减小密勒电容，该密勒电容包括栅极401与过渡区之间的寄生电容，并且还可以基本上减小开关损耗。
[0033]图5示出了常规LDMOS (例如图2所示的)的栅极电荷曲线501，以及根据本公开内容的实施方式的开槽栅极LDMOS器件的栅极电荷曲线500。栅极电荷曲线示出了在LDMOS器件开关时LDMOS器件的栅极电压的变化。可以通过以下步骤针对独立LDMOS器件来生成这样的曲线:经由负载电阻将LDMOS器件的漏极连接至标称电源电压；将LDMOS器件的源极连接至低电位(例如，接地)；以及将恒定的充电电流提供至LDMOS器件的栅极。所述电流可以用于对栅极电容进行充电，并且可以记录栅极电压随时间的变化。如图5所示，常规的器件和开槽栅极器件都具有约1.7伏特的阈值电压。在栅极电荷曲线中有三个阶段。在第一阶段中，因为栅极至源极的电容正在被充电，所以存在着Vgs(栅极电压)相对于时间的基本上线性增加。一旦栅极电压达到用于沟道形成的阈值电压，栅极至漏极的密勒电容将被充电的第二阶段开始。在第二阶段期间(也被称为稳定(plateau)阶段)，如图5所示，Vgs相对恒定。因为所储存的电荷量基本上等于稳定区的持续时间tplat_与栅极充电电流Ig的乘积，所以该稳定区的持续时间tplat_影响Qgd(密勒电容中所储存的电荷量)。如图5所示，因为密勒电容的减小，开槽栅极器件的稳定区的持续时间为约0.7毫秒，小于常规器件的稳定区持续时间。当器件开始传导时第三阶段开始，栅极至沟道的反转电容将被充电，并且Vgs重新开始增加。一旦栅极完全达到其额定值(在这种情况下为5伏特)，这个阶段结束，并且器件完全导通。最终对于开槽栅极器件的充电过程比对于常规器件的充电过程早停止约1.5毫秒，这是由于减小的栅极至漏极密勒电容，其导致完全导通栅极所需要的总栅极电荷的总体减小。
[0034]图6示出了根据本公开内容的另一实施方式的开槽栅极LDMOS 600的透视图。如图6所示，除了图6中的实施方式包括在STI区305上方在多晶硅层307上的附加开口 640、开口 641和开口 642之外，该实施方式与图3中所示的实施方式相似。图6和图3中的相同元件由相同的附图标记来表示并且不再描述。
[0035]图7示出了根据本公开内容的又一实施方式的开槽栅极LDMOS 700的透视图。如图7所示，除了图7中的实施方式包括在LOCOS区405上方在多晶硅层407上的附加开口740、开口 741和开口 742之外，该实施方式与图4中所示的实施方式相似。图7和图4中的相同元件由相同的附图标记表示并且不再描述。
[0036]图8是示出了用于制造根据本公开内容的实施方式的半导体器件(例如图3-7的LDMOS器件)的过程的流程图。例如，参考图3和图8，在步骤800中，准备硅晶片，并且通过使用N型材料或P型材料对其进行掺杂来形成衬底。在步骤801中，形成第一掺杂区和第二掺杂区。第一掺杂区可以是主体区303，而第二掺杂区可以是漂移区308。在步骤802中，可以在漂移区之上形成STI区或LOCOS区。例如，可以通过在衬底中蚀刻沟槽并且用氧化物填充沟槽来形成STI区。可以通过在所选区域处生长氧化物来形成LOCOS区。在步骤803中，在硅晶片之上沉积栅极氧化物。在步骤804中，在栅极氧化物之上沉积多晶硅层，以形成层307。在步骤805中，通过例如在例如区312上方在多晶硅层307中进行蚀刻来限定开口。在步骤806中，在第一掺杂区中形成源极区和主体接触区，并且通过对衬底中的所选区域进行掺杂，在第二掺杂区中形成漏极区。
[0037]贯穿本说明书，提及“实施方式”、“一些实施方式”、“一个实施方式”、“另一示例”、“一个示例”、“具体示例”或“一些示例”意味着结合该实施方式或示例描述的特定特征、结构、材料或特性被包括在本公开内容的至少一个实施方式或示例中。因此，在本说明书的各种位置出现例如“在一些实施方式中”、“在一个实施方式中”、“在实施方式中”、“在另一示例中”、“在示例中”、“在具体示例中”或“在一些示例中”的术语不一定指的是本公开内容的同一实施方式或示例。此外，特定特征、结构、材料或特性可以以任何合适的方式结合在一个或更多个实施方式或示例中。
[0038]虽然已经示出和描述了说明性的实施方式，但是本领域的普通技术人员应该理解上述实施方式不能被解释为限制本公开内容，并且在不脱离本公开内容的精神、原则和范围的情况下，可以对实施方式做出改变、替换和修改。
【主权项】
1.一种晶体管，包括: 衬底； 在所述衬底上的栅极氧化物层，以及在所述栅极氧化物层上的栅电极层； 第一端子区； 第二端子区； 在所述栅极氧化物层下方的沟道区；以及 在所述第二端子区与所述沟道区之间的积累区，其中，所述栅电极层包括在所述积累区上方的一个或更多个开口。2.根据权利要求1所述的晶体管，还包括在所述栅极氧化物层下方的漂移区。3.根据权利要求2所述的晶体管，还包括在所述栅极氧化物层下方的隔离区。4.根据权利要求3所述的晶体管，其中，所述隔离区包括浅沟槽隔离STI区。5.根据权利要求3所述的晶体管，其中，所述隔离区包括通过硅的局部氧化LOCOS而形成的区。6.根据权利要求3所述的晶体管，还包括在所述隔离区上方的一个或更多个开口。7.根据权利要求3所述的晶体管，其中，所述一个或更多个开口在所述隔离区的至少一部分上方延伸。8.根据权利要求1所述的晶体管，其中，所述一个或更多个开口被限定在所述栅电极层内。9.根据权利要求1所述的晶体管，其中，所述栅电极层上的所有区域在没有外部布线的情况下被电耦接。10.一种用于制造晶体管的方法，包括: 在衬底内对第一区和第二区进行掺杂； 在所述第二区中形成隔离区； 在所述衬底上沉积栅极氧化物层； 在所述栅极氧化物层上沉积栅电极层；以及 在所述栅电极层上蚀刻一个或更多个开口，其中，所述开口至少与形成所述第二区的所述衬底的部分重叠。11.根据权利要求10所述的方法，还包括:对所述第一区中的区域进行掺杂以形成源极区，以及对所述第二区中的区域进行掺杂以形成漏极区。12.根据权利要求11所述的方法，还包括:在对所述第一区中的区域进行掺杂以形成源极区以及对所述第二区中的区域进行掺杂以形成漏极区的同时，对所述一个或更多个开口进行遮挡，以防止掺杂剂进入所述开口。13.根据权利要求10所述的方法，其中，在所述第二区中形成隔离区包括蚀刻沟槽以及使用氧化物填充所述沟槽，以形成所述隔离区。14.根据权利要求10所述的方法，其中，在所述第二区中形成隔离区包括在所选区域处生长氧化物，以形成所述隔离区。15.根据权利要求10所述的方法，其中，所述一个或更多个开口在所述第一区与所述隔离区之间的所述第二区的至少一部分上方。16.根据权利要求15所述的方法，还包括在所述隔离区上方蚀刻一个或更多个开口。17.—种晶体管，包括: 衬底； 在所述衬底上的栅极氧化物层，以及在所述栅极氧化物层上的栅电极层； 第一端子区； 第二端子区； 在所述栅极氧化物层下方并且与所述第一端子区邻近的主体区； 在所述栅极氧化物层下方并且与所述第二端子区邻近的漂移区；以及在所述漂移区上并且与所述第二端子区邻近的隔离区，其中，所述栅电极层包括在所述主体区与所述隔离区之间的区域上方的一个或更多个开口。18.根据权利要求17所述的晶体管，其中，所述隔离区包括浅沟槽隔离STI区。19.根据权利要求17所述的晶体管，其中，所述隔离区包括通过硅的局部氧化LOCOS而形成的区。20.根据权利要求17所述的晶体管，其中，所述栅电极层包括在所述隔离区上方的一个或更多个开口。
【专利摘要】提供了一种具有改进的栅极电荷的功率半导体晶体管。开槽栅极功率晶体管是横向功率器件，其包括：衬底；形成在衬底上方的栅极电介质；在栅极电介质下方在衬底中的沟道区；以及形成在栅极电介质上方的栅电极层。栅电极层在沟道区、积累区、以及氧化物填充浅沟槽隔离(或STI)区或局部氧化硅(LOCOS)区之下的漂移区上方与栅极电介质重叠。开槽栅极功率晶体管包括在积累区上方在栅电极层上的一个或更多个槽或开口。在整个栅电极层上保持了电连接性而不需要外部布线。
【IPC分类】H01L21/336, H01L21/28, H01L29/423, H01L29/78
【公开号】CN104934477
【申请号】CN201510118084
【发明人】法希德·伊拉瓦尼, 扬·尼尔森
【申请人】美国芯凯公司, 富达硅公司
【公开日】2015年9月23日
【申请日】2015年3月18日
【公告号】US20150270389