半导体装置的制造方法
【专利说明】半导体装置
[0001]相关申请的交叉引用
[0002]本申请享受以日本专利申请2014 — 53253号(申请日:2014年3月17日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
[0003]本发明的实施方式涉及半导体装置。
【背景技术】
[0004]禁带宽度较大的4H型的碳化硅(SiC)代替硅(Si)作为半导体元件的材料受到关注。此外，4H型的碳化硅其绝缘耐压比硅大。因此，如果使用4H型的碳化硅，则能够形成高耐压的元件。
[0005]但是，在使用硅作为半导体材料的情况下，pn结的内建电位是IV左右，相对于此，在使用4H型的碳化硅作为半导体材料的情况下，pn结的内建电位为3V左右。因此，在使用4H型的碳化硅的MOSFET中，内置二极管的导通电压为3V左右。由此，内置二极管的导通损失变大。进而，在使用4H型的碳化硅的pn 二极管中，有通过载流子的再结合释放的能量将存在于SiC结晶内的位错分解为部分位错而产生堆垛层错的性质。因此，如果使用4H型的碳化硅作为半导体材料，则有元件特性劣化的情况。
【发明内容】
[0006]本发明提供一种导通损失较少、元件特性不易劣化的半导体装置。
[0007]技术方案的半导体装置具备:第I电极；第2电极；第I导电型的第I半导体区域，设在上述第I电极与上述第2电极之间；第I导电型的第2半导体区域，设在上述第I半导体区域与上述第I电极之间，杂质浓度比上述第I半导体区域高；第2导电型的第3半导体区域，设在上述第I半导体区域与上述第2电极之间；第2导电型的第5半导体区域，设在上述第I半导体区域与上述第2电极之间；第I导电型的第4半导体区域，设在上述第3半导体区域与上述第2电极之间、以及上述第5半导体区域与上述第2电极之间，杂质浓度比上述第I半导体区域高；第3电极，经由第I绝缘膜接触在上述第I半导体区域、上述第3半导体区域及上述第4半导体区域上；以及第2绝缘膜，接触在上述第I半导体区域、上述第5半导体区域及上述第4半导体区域上。
【附图说明】
[0008]图1是表示有关第I实施方式的半导体装置的示意剖视图。
[0009]图2是表示有关第I实施方式的半导体装置的示意平面图。
[0010]图3是表示有关参考例的半导体装置的示意剖视图。
[0011]图4(a)及图4(b)是表不有关参考例的电子电路的电路图。
[0012]图5(a)是表示有关参考例的半导体装置的示意剖视图，图5(b)是有关参考例的半导体装置的电流电压曲线。
[0013]图6是表示有关参考例的半导体装置的示意剖视图。
[0014]图7(a)及图7(b)是表示有关参考例的电子电路的时间与栅极一源极间电压的关系的图。
[0015]图8(a)及图8(b)是表示有关第I实施方式的半导体装置的能带的图。
[0016]图9是有关第I实施方式的半导体装置的电流电压曲线。
[0017]图10是表示有关第2实施方式的半导体装置的示意剖视图。
[0018]图11是表示有关第3实施方式的半导体装置的示意剖视图。
【具体实施方式】
[0019]以下，参照附图对实施方式进行说明。在以下的说明中，对于相同的部件赋予相同的标号，关于说明了一次的部件适当省略其说明。
[0020](第I实施方式)
[0021]图1是表示有关第I实施方式的半导体装置的示意剖视图。
[0022]图2是表示有关第I实施方式的半导体装置的示意平面图。
[0023]这里，在图1中，表示沿着图2的A — A’线的位置处的截面。在图2中，表示对沿着图1的B — B’线的位置处的切断面进行俯视的状态。
[0024]如图1所示，半导体装置I具备上下电极构造的MOSFET (Metal OxideSemiconductor Field Effect Transistor,金属氧化物半导体场效应晶体管)。这里，MOSFET的栅极电极是在半导体装置I的横向上延伸的平面型栅极。此外，在半导体装置I中内置有二极管。半导体装置I例如被作为功率电路的开关元件使用。
[0025]半导体装置I具备漏极电极10 (第I电极)和源极电极11 (第2电极)。在漏极电极10与源极电极11之间，设有η型的漂移区域20 (第I半导体区域)。
[0026]在漂移区域20与漏极电极10之间，设有η+型的漏极区域21 (第2半导体区域)。漏极区域21的杂质浓度比漂移区域20的杂质浓度高。
[0027]在漂移区域20与源极电极11之间，设有P型的基底区域30。在半导体装置I中，基底区域30 — I (第3半导体区域)和基底区域30 — 2 (第5半导体区域)为相同的区域，形成为基底区域30。在基底区域30与源极电极11之间，设有η+型的源极区域40 (第4半导体区域)。源极区域40的杂质浓度比漂移区域20的杂质浓度高。在基底区域30与源极电极11之间，设有P+型的接触区域35。接触区域35的杂质浓度比基底区域30的杂质浓度高。
[0028]接触区域35作为用来将基底区域30的电位固定的区域发挥功能。由于接触区域35连接在源极电极11上，所以在源极电极11的电位为基准电位的情况下，基底区域30也为基准电位。
[0029]栅极电极50 (第3电极)经由栅极绝缘膜51 (第I绝缘膜)接触在漂移区域20、基底区域30 — I及源极区域40上。此外，绝缘膜52(第2绝缘膜)接触在漂移区域20、基底区域30 - 2及源极区域40上。基底区域30 - 2接触在绝缘膜52上的部分30a的杂质浓度比基底区域30接触在漂移区域20上的部分30b的杂质浓度低。通过控制栅极电极50的电位，能够调制基底区域30 -1的表面电位。另一方面，基底区域30 - 2的表面电位不被调制。
[0030]在栅极电极50与源极电极11之间设有绝缘膜57。在绝缘膜52与源极电极11之间设有绝缘膜58。
[0031]在热平衡状态下，基底区域30 - 2接触在绝缘膜52上的部分30a与漂移区域20之间的能量势垒比基底区域30接触在漂移区域20上的部分30b与漂移区域20之间的能量势垒低。例如，基底区域30 - 2的表面的杂质浓度被设定得比漏极电极10侧的基底区域30的杂质浓度低。在绝缘膜52与基底区域30 — 2的界面附近(以下，称作MOS界面附近)的基底区域30 - 2处，存在约I X 112CnTiV — 1左右的高密度的界面能级而带电为正。另外，接触在栅极绝缘膜51上的基底区域30 — I的结构(杂质浓度、界面能级)也可以与接触在绝缘膜52上的基底区域30 - 2的结构相同(以下设为相同)。
[0032]此外，在热平衡状态中，基底区域30接触在绝缘膜52上的部分30a与漂移区域20之间的能量势垒、和基底区域30接触在漂移区域20上的部分30b与漂移区域20之间的能量势垒之差是0.4eV以上。
[0033]例如，在基底区域30接触在漂移区域20上的部分30b与漂移区域20之间的能量势垒假如是3eV的情况下，基底区域30 - 2接触在绝缘膜52上的部分30a与漂移区域20之间的能量势垒是2.6eV以下。例如，基底区域30 - 2接触在绝缘膜52上的部分30a与漂移区域20之间的能量势垒是leV。这里，在半导体装置I中，将基底区域30 — 2接触在绝缘膜52上的部分30a与漂移区域20之间的能量势垒可以任意地调整。为了不使通过载流子的再结合释放的能量将存在于SiC结晶内的位错分解为部分位错而产生堆垛层错，需要抑制对载流子赋予的能量。由于Si — C结合的结合能量是2.SeV左右，所以只要将对载流子赋予的能量抑制在该值以下，就能够避免位错的分解。因而，优选的是使热能的能量分布的扩散为0.2eV左右，作为基底区域30 - 2接触在绝缘膜52上的部分30a与漂移区域20之间的能量势垒而设定为2.6eV以下。
[0034]另一方面，存在于源极区域40的电子之中的、具有越过基底区域30 — 2接触在绝缘膜52上的部分30a与漂移区域20之间的能量势垒的能量的电子越过该势垒而到达漂移区域20，成为晶体管处于关闭状态时的泄漏电流成分。从该观点看，优选的是，基底区域30 - 2接触在绝缘膜52上的部分30a与漂移区域20之间的能量势垒较大。源极区域40中的电子浓度典型地是IX 102°cm —3左右。如果将基底区域30 - 2接触在绝缘膜52上的部分30a与漂移区域20之间的能量势垒部位的电子浓度抑制为lX1012cm — 3以下，以使得在元件温度为250°C时泄漏电流变得足够小，则基底区域30 - 2接触在绝缘膜52上的部分30a与漂移区域20之间的能量势垒需要为0.83eV以上。即，将基底区域30 — 2接触在绝缘膜52上的部分30a与漂移区域20之间的能量势垒设定为0.83eV以上且2.6eV以下。为了抑制反向导通时的能量消耗，该势垒能量优选的是较小，考虑制造波动，作为该势垒能量的设定值的一例可以设为leV。
[0035]这样，在半导体装置I中，在区域Im中配置有具备源极、漏极、栅极的M0SFET。此夕卜，在区域Id中配置有具有P型的部分30a和漂移区域20的二极管。进而，也由基底区