半导体装置的制造方法
【专利摘要】实施方式的半导体装置具有第1导电型的第1半导体区域、第1导电型的第2半导体区域、第2导电型的第3半导体区域、绝缘部、及半导体部。第2半导体区域设置于第1半导体区域的一部分上。第2半导体区域的第2导电型的载子浓度比第1半导体区域的第1导电型的载子浓度低。第3半导体区域设置于第2半导体区域上。绝缘部与第3半导体区域相接。绝缘部设置于第2半导体区域及第1半导体区域的周围。半导体部设置于绝缘部的周围。半导体部不与第1半导体区域相接。
【专利说明】
半导体装置[0001]相关申请案[0002]本申请案享受以日本专利申请案2015-51580号(申请日:2015年3月16日)为 基础申请案的优先权。本申请案通过参照此基础申请案而包含基础申请案的全部内容。
技术领域
[0003]本发明的实施方式涉及一种半导体装置。【背景技术】
[0004]二极管、MOSFET (Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)、及IGBT (Insulated Gate Bipolar Transistor，绝缘栅双极性晶体管)等半导体装置一直用于电力转换电路等。这些半导体装置的耐电压较理想为较尚。
【发明内容】
[0005]本发明的实施方式提供一种耐电压较高的半导体装置。
[0006]实施方式的半导体装置具有第1导电型的第1半导体区域、第1导电型的第2半导体区域、第2导电型的第3半导体区域、绝缘部、及半导体部。
[0007]第2半导体区域设置于第1半导体区域的一部分上。
[0008]第2半导体区域的第2导电型的载流子浓度比第1半导体区域的第1导电型的载流子浓度低。
[0009]第3半导体区域设置于第2半导体区域上。[〇〇1〇]绝缘部与第3半导体区域相接。绝缘部设置于第2半导体区域及第1半导体区域的周围。
[0011]半导体部设置于绝缘部的周围。半导体部不与第1半导体区域相接。【附图说明】
[0012]图1是第1实施方式的半导体装置的俯视图。
[0013]图2是图1的A-A’剖视图。
[0014]图3是将图2的一部分放大的剖视图。
[0015]图4是例示第1实施方式的半导体装置的特性的图表。
[0016]图5是表示第1实施方式的半导体装置的制造步骤的步骤剖视图。
[0017]图6是表示第1实施方式的半导体装置的制造步骤的步骤俯视图。
[0018]图7是图6的A-A’剖视图。
[0019]图8是表示第1实施方式的半导体装置的制造步骤的步骤剖视图。
[0020]图9是表示第1实施方式的半导体装置的制造步骤的步骤剖视图。
[0021]图10是表示第1实施方式的半导体装置的制造步骤的步骤俯视图。
[0022]图11是图10的A-A’剖视图。
[0023]图12是表示第1实施方式的半导体装置的制造步骤的步骤剖视图。
[0024]图13是例示第1实施方式的半导体装置的特性的放大剖视图。
[0025]图14是第2实施方式的半导体装置的剖视图。【具体实施方式】
[0026]以下，针对本发明的各实施方式，一边参照附图一边进行说明。
[0027]附图是示意性或概念性的图，各部分的厚度与宽度的关系、部分之间的大小的比率等不一定与实物相同。即便在表示相同部分时，也存在根据附图不同而相互的尺寸或比率不同地表示的情况。
[0028]在本申请的说明书和各图中，对于与已说明过的相同的要素附相同的符号，适当进行省略详细的说明。
[0029]在各实施方式的说明中，使用XYZ正交座标系统。例如，相对于制作各实施方式的半导体装置时所使用的衬底的主面平行的方向上，将相互正交的2个方向设为X方向及Y 方向。而且，将相对于所述X方向及Y方向双方正交的方向设为Z方向(第1方向)。
[0030]在各实施方式的说明中，n+、n及p +、p的记法表示各导电型中的杂质浓度的相对高低。也就是说，n+表示n型的杂质浓度相对地比n高。p+表示p型的杂质浓度相对地比P lMj〇
[0031]关于以下要进行说明的各实施方式，可使各半导体区域的p型与n型反转来实施各实施方式。[〇〇32](第1实施方式)
[0033]图1是第1实施方式的半导体装置100的俯视图。
[0034]图2是图1的A-A’剖视图。
[0035]图1中省略了绝缘部10的一部分、阳极电极22、及绝缘层31。
[0036]图1的B-B’剖视图的半导体装置100的结构例如与图2所示的图1的A-A’剖视图的半导体装置1〇〇的结构相同。
[0037]半导体装置100例如为二极管。
[0038]半导体装置100具有n+型(第1导电型)半导体区域1(第1半导体区域)、n型半导体区域2 (第2半导体区域)、p型(第2导电型)半导体区域3 (第3半导体区域)、 P+型半导体区域4、绝缘层11、绝缘区域12、阴极电极21、阳极电极22、及绝缘层31。
[0039]如图1所示，p+型半导体区域4沿X-Y面被p型半导体区域3包围。在p型半导体区域3的周围设置有绝缘部10,在绝缘部10的周围设置有半导体部18。
[0040]半导体装置100的外缘(n+型半导体区域1的外缘)的形状是任意的，例如为图1 所示的四边形。
[0041]如图2所示，阴极电极21设置于n+型半导体区域1下，与n +型半导体区域1电连接。
[0042]n型半导体区域2设置于n +型半导体区域1的一部分上。p型半导体区域3设置于n型半导体区域2上，p +型半导体区域4选择性地设置于p型半导体区域3上。
[0043]在p+型半导体区域4上设置有阳极电极22。在Z方向上，在阳极电极22的一部分与P型半导体区域3的一部分之间设置有绝缘层31。
[0044]n+型半导体区域1的另一部分上设置有绝缘部10。绝缘部10沿X-Y面设置于 n型半导体区域2及p型半导体区域3的周围。
[0045]绝缘部10的-Z方向的端部与n+型半导体区域1相接。其中，绝缘部10的-Z方向的端部与n+型半导体区域1之间可设置n型半导体区域2的一部分。
[0046]半导体部18在绝缘部10的周围沿X-Y面而设置。半导体部18不与n+型半导体区域1相接，与n+型半导体区域1相隔而设置。也就是说，在从n型半导体区域2朝向p 型半导体区域3的方向(Z方向)中，在n+型半导体区域1与半导体部18之间设置有间隔 SP。因此，半导体部18与设置于阴极电极21与阳极电极22之间的各半导体区域电分离， 具有浮动电位。半导体部18可在绝缘部10的周围分断为多个而设置。
[0047]接着，使用图3对绝缘部10及半导体部18的结构更具体地进行说明。
[0048]图3是将图2的一部分放大的剖视图。
[0049]如图2及图3所示，绝缘部10具有绝缘层11、绝缘区域12。
[0050]绝缘层11与n+型半导体区域l、n型半导体区域2、及p型半导体区域3相接。绝缘层11沿X-Y面设置于n+型半导体区域1的一部分、n型半导体区域2、及p型半导体区域3的周围。
[0051]绝缘区域12沿X-Y面设置于绝缘层11的一部分的周围。而且，绝缘层11的另一部分沿X-Y面设置于绝缘区域12的周围。也就是说，绝缘区域12的上表面以外被绝缘层 11包围。
[0052]半导体部18沿X-Y面设置于绝缘层11及绝缘区域12的周围。半导体部18在X 方向及Y方向上隔着绝缘层11及绝缘区域12与n型半导体区域2面对面。半导体部18 可进一步与P型半导体区域3及p+型半导体区域4面对面。
[0053]半导体部18具有作为Z方向上的端部的第1端部181及第2端部182。第2端部 182在Z方向上位于第1端部181与n+型半导体区域1之间。
[0054]此处，将第1端部181与n+型半导体区域1之间的Z方向上的距离设为D1，将第 2端部182与n+型半导体区域1之间的Z方向上的距离设为D2。
[0055]将p型半导体区域3的上表面(p+型半导体区域4的上表面)与n +型半导体区域 1之间的Z方向上的距离设为D3,将半导体部18的Z方向上的长度设为L1。
[0056]图4是例示第1实施方式的半导体装置100的特性的图表。具体来说，是表示当使D2/D1及L1/D3变化时，半导体装置100的耐电压的变化的模拟结果。
[0057]在图4中，横轴表不D2/D1，纵轴表不半导体装置的耐电压。图表中的各个点表不针对L1/D3为以下各个值时的耐电压。也就是说，正方形表示为0.69时的耐电压，菱形表不为0.65时的耐电压，三角表不为0.55时的耐电压，星号表不为0.45时的耐电压，圆圈表示为0.35时的耐电压。
[0058]由图4可知，在D2/D1为约0.4以下的范围内，D2/D1越大，半导体装置的耐电压越高。可知，如果D2/D1为约0.3以下的范围，那么如图4中的单点链线所示，随着D2/D1增加，耐电压会大致线性地增加。此单点链线是将D2/D1为0.059且耐电压为695.4V的点与 D1为0.319且耐电压为871.5V的点连结而成的直线。
[0059]另一方面，针对未设置半导体部18且除半导体部18以外具有与半导体装置100相同的结构的比较例的半导体装置进行模拟，结果耐电压为740V。
[0060]此处，图4所示的单点链线用以下式⑴表示。
[0061]V = 677X (D2/Dl)+655…(1)
[0062]V表示半导体装置的耐电压。小数点后的数值省略。
[0063]如果在式(1)中代入比较例的半导体装置的耐电压即740V，那么作为D2/D1的值， 算出为约0.125。根据此结果可知，只要D2/D1为0.125以上，就可获得具有耐电压大于比较例的半导体装置的耐电压的半导体装置。
[0064]接着，参照图5?图12,对半导体装置100的制造方法的一个例子进行说明。
[0065]图6及图10是表示本实施方式的半导体装置100的制造步骤的步骤俯视图。图 5、图7?图9、图11及图12是表示本实施方式的半导体装置100的制造步骤的步骤剖视图。
[0066]图7表示图6的A-A’剖面。图11表示图10的A-A’剖面。图5、图8、图9及图 11是与图6及图10的附A-A’线的位置对应的位置的剖视图。
[0067]首先，准备n+型的半导体衬底S(以下称为衬底S)。衬底S的主成分是硅(Si)。 衬底S的主成分也可以是砷化镓、碳化矽、或氮化镓等。
[0068]以下的说明是针对衬底S的主成分为Si的情况进行说明。
[0069]在衬底S上，通过一边添加磷或砷等n型杂质一边使Si外延生长，形成n型半导体层2a。然后，在n型半导体层2a上，通过一边添加硼等p型杂质一边使Si外延生长，形成p型半导体层3a。通过在p型半导体层3a上形成绝缘层，并将此绝缘层图案化，形成绝缘层31a及绝缘层32。将此时的情况示于图5。
[0070]接着，如图6及图7所示，在n型半导体层2a及p型半导体层3a形成开口 0P1。 如图6及图7所示，开口 0P1例如到达衬底S。通过此步骤，使n型半导体层2a及p型半导体层3a分断成多个，如图1?图3所示，获得n型半导体区域2及p型半导体区域3。
[0071]开口 0P1是使用光微影法及RIE (Reactive 1n Etching，反应性离子蚀刻)法形成。如图6所示，开口 0P1是以沿X-Y面将n型半导体层2a的一部分及p型半导体层3a 的一部分包围的方式形成为环状。
[0072]接着，通过进行热氧化在开口 0P1的内壁以绝缘层11的形式形成氧化硅膜。通过此步骤，使露出于开口 0P1的内壁的Si的悬键终止化。在进行热氧化之前，可利用 ⑶E (Chemical Dry Etching，化学干式蚀刻)法或湿式蚀刻法去除利用RIE法产生有损伤的部分。
[0073]接着，如图8所示，在形成有绝缘层11的开口 0P1的内部嵌入氧化硅等绝缘材料， 形成绝缘区域12。堆积在绝缘层31a上的多余绝缘材料可使用CMP(Chemical Mechanical Polishing，化学机械研磨)法去除。
[0074]接着，以使p型半导体区域3的一部分露出的方式去除绝缘层31a的一部分。与此同时，去除绝缘层32。然后，通过使用未图示的掩模在p型半导体区域3部分地离子注入 P型杂质，形成P+型半导体区域4。然后，通过在p +型半导体区域4上形成金属层，并将此金属层图案化，如图9所示，形成阳极电极22。
[0075]接着，形成覆盖绝缘部10的至少一部分、阳极电极22、及绝缘层31的未图示的掩模。然后，使用此掩模，利用RIE法，将被多个开口 0P1所划分的、n型半导体层2a及p型半导体层3a中的n型半导体区域2及p型半导体区域3以外的部分去除。
[0076]此时，一边在绝缘部10的周围形成半导体部18, 一边将n型半导体层2a的一部分及P型半导体层3a的一部分去除。此种步骤例如使用波希(BOSCH)法而进行。
[0077]具体来说，首先，使用未图示的掩模对p型半导体层3a的一部分进行蚀刻。蚀刻中可使用SF6等氟化硫气体。接着，使用C4FS等氟化碳气体，在绝缘部10的侧壁形成保护膜。然后，将堆积在未被掩模覆盖的区域的保护膜去除，再次对P型半导体层3a的一部分进行蚀刻。之后，再次在绝缘部10的侧壁形成保护膜。通过重复这些顺序将n型半导体层2a的一部分及p型半导体层3a的一部分去除，而形成开口 0P2。
[0078]此时，在供半导体部18设置的位置，通过减小X方向及Y方向的蚀刻速率(S卩，各向同性蚀刻成分)，使n型半导体区域2的一部分不被去除而残留，形成半导体部18。或通过使形成于供半导体部18设置的位置的保护膜的膜厚比形成于其他位置的保护膜的膜厚更厚，使n型半导体区域2的一部分不被去除而残留，形成半导体部18。将形成有开口 0P2及半导体部18时的情况示于图10及图11。
[0079]接着，对衬底S的背面进行研磨直到衬底S成为特定厚度。然后，如图12所示，在衬底S的背面上形成阴极电极21a。之后，通过在图12的虚线所示的位置进行切割，将衬底S及阴极电极21a分断成多个，而获得图1?图3所示的半导体装置100。作为切割的方法，可使用利用刀片的机械切割、或激光切割、使用RIE技术的等离子切割等。
[0080]接着，针对本实施方式的作用及效果，一边参照图13 —边进行说明。
[0081]图13是例示第1实施方式的半导体装置100的特性的放大剖视图。具体来说，图 13的虚线是示意性地表示，对阳极电极22施加相对于阴极电极21为正的电压的状态下的等电位线。
[0082]如图13所示，等电位线沿n型半导体区域2与p型半导体区域3的pn接面扩展。 沿pn接面扩展的等电位线相对于绝缘层11与n型半导体区域2的接触面大致垂直地交叉。而且，等电位线的一部分沿P型半导体区域3向阳极电极22侧弯曲，等电位线的另一部分以通过半导体部18的第2端部182与n+型半导体区域1之间的方式向阴极电极21侧弯曲。
[0083]原因在于，当对阳极电极22施加电压时，随着阳极电极22的电位变高，半导体部 18的电位也会变高。
[0084]另一方面，当在未设置有半导体部18的比较例的半导体装置的情况下，更多的等电位线在绝缘部10中沿P型半导体区域3向阳极电极22侧弯曲。因此，在n型半导体区域2与p型半导体区域3的pn接面之中，位于端的部分P1的电场强度变高。
[0085]也就是说，根据设置有半导体部18的本实施方式的半导体装置，可减少沿p型半导体区域3向阳极电极22侧弯曲的等电位线，且可减小部分P1处的电场强度。结果，可提高半导体装置的耐电压。
[0086]此时，如图4的说明所述，理想的是D2/D1为0.125以上。更理想的是D2/D1为 0.25以上。原因在于，如图4所示，D2/D1若为0.25以上，便能获得800V以上的更优耐电压。
[0087](第2实施方式)
[0088]图14是第2实施方式的半导体装置200的剖视图。
[0089]半导体装置200例如为MOSFET。[〇〇9〇]半导体装置200具有n+型漏极区域1 (第1半导体区域)、n型半导体区域2 (第2半导体区域)、p型基极区域3 (第3半导体区域)、n+型源极区域5 (第4半导体区域)、 栅极绝缘层6、栅极电极7、绝缘层11、绝缘区域12、漏极电极21、源极电极22、及绝缘层31。
[0091]图14是半导体装置200的X-Z剖面的情况，半导体装置200的Y-Z剖面的结构例如与图14所示的X-Z剖面的结构相同。
[0092]在本实施方式中，关于n+型漏极区域1、n型半导体区域2、绝缘部10、漏极电极 21、及源极电极22的结构，例如可采用与第1实施方式的n+型半导体区域l、n型半导体区域2、绝缘部10、阴极电极21、及阳极电极22相同的结构。
[0093]p型基极区域3选择性地设置于n型半导体区域2上。n +型源极区域5选择性地设置于P型基极区域3上。在X方向上，在栅极电极7、n型半导体区域2的一部分、p型基极区域3、及n+型源极区域5的一部分之间设置有栅极绝缘层6。
[0094]源极电极22设置于p型基极区域3上及n+型源极区域5上，与n +型源极区域5 电连接。在栅极电极7与源极电极22之间设置有绝缘层，栅极电极7与源极电极22电分离。
[0095]绝缘部10沿X-Y面设置于n型半导体区域2及p型基极区域3的周围。半导体部18沿X-Y面设置于绝缘部10的周围。
[0096]在对漏极电极21施加相对于源极电极22为正的电压的状态下，对栅极电极7施加阈值以上的电压，由此M0SFET变为导通状态。此时，在p型基极区域3的栅极绝缘层6 附近的区域形成通道(反转层)。
[0097]根据本实施方式，与第1实施方式同样地，通过设置半导体部18,可提高半导体装置的耐电压。
[0098]在图14所示的例子中，半导体装置200是栅极电极7设置于半导体层中的沟槽型 M0SFET，也可以是栅极电极7设置于半导体层的表面上的平面型M0SFET。当半导体装置200 是平面型M0SFET时，n型半导体区域2的一部分、p型基极区域3、及n +型源极区域5的一部分上隔着栅极绝缘层6而设置有栅极电极7。
[0099]或者，半导体装置200也可以是IGBT。当半导体装置200是IGBT时，半导体装置 2〇〇还具有设置于阴极电极21与n+型半导体区域1之间的p +型半导体区域。[〇1〇〇]关于以上所说明的各实施方式的各半导体区域之间的杂质浓度的相对高低，例如可使用SCM(scanning capacitance microscope，扫描式电容显微镜)进行确认。各半导体区域的载流子浓度可看作与各半导体区域中活化的杂质浓度等同。因此，关于各半导体区域之间的载流子浓度的相对高低，也可以使用SCM进行确认。
[0101]以上，例示了本发明的若干实施方式，所述实施方式是作为例子而提示，并不意图限定发明的范围。所述新颖的实施方式可以其他各种形态实施，在不脱离发明主旨的范围内可进行各种省略、置换、变更等。关于实施方式所包含的例如n+型半导体区域、n型半导体区域、P型半导体区域、P+型半导体区域、P型基极区域、n +型源极区域、阴极电极、及阳极电极等各要素的具体构成，业者可从众所周知的技术中适当地进行选择。所述实施方式或其变化例包含在发明的范围或主旨中，且包含在权利要求所记载的发明及其均等的范围内。而且，所述各实施方式可相互组合而实施。
【主权项】
1.一种半导体装置，其特征在于具备:第1导电型的第1半导体区域；第1导电型的第2半导体区域，设置于所述第1半导体区域上，且所述第2半导体区域 的第1导电型的载流子浓度比所述第1半导体区域的第1导电型的载流子浓度低；第2导电型的第3半导体区域，设置于所述第2半导体区域上；绝缘部，设置于所述第1半导体区域及所述第2半导体区域周围，且所述绝缘部与所述 第2半导体区域相接；及半导体部，设置于所述绝缘部的周围，且所述半导体部不与所述第1半导体区域相接。2.根据权利要求1所述的半导体装置，其特征在于:所述第1半导体区域与所述半导 体部之间设置有间隔。3.根据权利要求2所述的半导体装置，其特征在于:所述半导体部具有从所述第2半导体区域朝向所述第3半导体区域的第1方向的第1 端部及第2端部，所述第2端部在所述第1方向位于所述第1端部与所述第1半导体区域之间，所述第1方向的所述第1端部与所述第1半导体区域之间的距离D1、及 所述第1方向的所述第2端部与所述第1半导体区域之间的所述第1方向的距离D2 为D2/D1 ^ 0.125〇4.根据权利要求3所述的半导体装置，其特征在于:D2/D1 3 0.25。5.根据权利要求1所述的半导体装置，其特征在于还具备:第1导电型的第4半导体区域，选择性地设置于所述第2半导体区域上；栅极电极；及栅极绝缘层，设置于所述栅极电极与所述第2半导体区域之间。6.根据权利要求1所述的半导体装置，其特征在于:所述半导体部包含半导体材料，且 所述绝缘部包含所述半导体材料的氧化物。7.根据权利要求1所述的半导体装置，其特征在于:所述半导体部的电位浮动。8.—种半导体装置，其特征在于具备:第1导电型的第1半导体区域；第1导电型的第2半导体区域，设置于所述第1半导体区域上，且所述第2半导体区域 的第1导电型的载流子浓度比所述第1半导体区域的第1导电型的载流子浓度低；第2导电型的第3半导体区域，设置于所述第2半导体区域上；绝缘部，设置于所述第1半导体区域及所述第2半导体区域周围，且所述绝缘部与所述 第2半导体区域相接；及半导体部，设置于所述绝缘部的周围，且所述半导体部与所述第1半导体区域电分离。9.根据权利要求8所述的半导体装置，其特征在于:所述半导体部包含半导体材料，且 所述绝缘部包含所述半导体材料的氧化物。10.根据权利要求8所述的半导体装置，其特征在于:所述半导体部的电位浮动。
【文档编号】H01L29/868GK105990455SQ201510556134
【公开日】2016年10月5日
【申请日】2015年9月2日
【发明人】福田达夫
【申请人】株式会社东芝