半导体装置的制造方法
【专利摘要】本发明关于半导体装置。半导体装置具备：第一导电型的第一半导体区域；第二导电型的第二半导体区域，设置在第一半导体区域表面；绝缘层，设置在第一及第二半导体区域上；配线层，设置在绝缘层上，与第二半导体区域电连接；第三半导体区域，设置在绝缘层下，与第一半导体区域相接；第四半导体区域，由第四与第二半导体区域夹隔第一半导体区域；第五半导体区域，设置在第一与第四半导体区域之间，杂质浓度比第一半导体区域高；第六半导体区域，设置在第一与第四半导体区域之间，杂质浓度比第四半导体区域低；以及第七半导体区域，由第七与第六半导体区域夹隔第一半导体区域，第七半导体区域杂质浓度比第一半导体区域高，且连接于配线层。
【专利说明】半导体装置
[0001][相关申请案]
[0002]本申请案享有将日本专利申请案2014-194739号(申请日:2014年9月25日)作为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
[0003]本发明的实施方式涉及一种半导体装置。
【背景技术】
[0004]作为搭载于电子机器、电子系统等的半导体装置，有保护内部电路不受来自外部的施加到信号端子的静电影响的ESD(Electro Static Discharge，静电放电)保护二极管。随着推进被保护的内部电路的传送线中流动的信号的高频化，而谋求ESD保护二极管的低电容化。另外，伴随着小型化，设置在半导体装置表面的电极垫所占的比率变大。在电极垫与半导体层之间设置着层间绝缘膜。电极垫经由设置在层间绝缘膜的开口而连接于半导体层。
[0005]然而，设置在电极垫与半导体层之间的层间绝缘膜成为产生寄生电容的一主要原因。作为降低寄生电容的方法，有使层间绝缘膜的厚度变厚的方法。然而，如果使层间绝缘膜的厚度变厚，那么层间绝缘膜的开口的纵横比也会变高，形成在开口内的电极端子的阶梯覆盖性变差。因此，追求一种不依存于使层间绝缘膜的厚度变厚的方法而降低半导体装置的寄生电容的技术。
【发明内容】
[0006]本发明所要解决的问题在于提供一种降低寄生电容的半导体装置。
[0007]实施方式的半导体装置具备:第一导电型的第一半导体区域；第二导电型的第二半导体区域，选择性地设置在所述第一半导体区域的表面；绝缘层，设置在所述第一半导体区域上及所述第二半导体区域上；配线层，设置在所述绝缘层上，且与所述第二半导体区域电连接；第二导电型的第三半导体区域，设置在所述绝缘层下，且与所述第一半导体区域相接；第二导电型的第四半导体区域，由该第四半导体区域与所述第二半导体区域夹隔所述第一半导体区域；第一导电型的第五半导体区域，设置在所述第一半导体区域与所述第四半导体区域之间，且具有比所述第一半导体区域的杂质浓度高的杂质浓度；第二导电型的第六半导体区域，设置在所述第一半导体区域与所述第四半导体区域之间，且具有比所述第四半导体区域的杂质浓度低的杂质浓度；以及第一导电型的第七半导体区域，由该第七半导体区域与所述第六半导体区域夹隔所述第一半导体区域，该第七半导体区域具有比所述第一半导体区域的杂质浓度高的杂质浓度，且连接于所述配线层。
【附图说明】
[0008]图1 (a)是表示第一实施方式的半导体装置的主要部分的示意剖视图，图1 (b)是图1 (a)的由虚线P包围的区域的放大图。
[0009]图2是表示参考例的半导体装置的主要部分的示意剖视图。
[0010]图3(a)表示第二实施方式的半导体装置的主要部分，是图3(b)、(c)、(d)的A_A’线的示意剖视图，图3(b)、(c)、(d)是俯视图3(a)的B-B’线的切断面所得的示意俯视图。
[0011]图4是表示第三实施方式的半导体装置的主要部分的示意剖视图。
[0012]图5(a)是表示第四实施方式的半导体装置的主要部分的示意俯视图，图5(b)是第四实施方式的半导体装置的等效电路图，图5(c)表示第四实施方式的半导体装置的主要部分，且是表示图5(a)中的D-D’线剖面的示意剖视图。
[0013]图6是使第四实施方式的半导体装置的绝缘层的下部放大的示意剖视图。
【具体实施方式】
[0014]以下，一边参照附图，一边对实施方式进行说明。以下说明中，对相同构件标注相同符号，对已说明过一次的构件适当省略其说明。
[0015](第一实施方式)
[0016]图1 (a)是表示第一实施方式的半导体装置的主要部分的示意剖视图，图1 (b)是图1 (a)的由虚线P包围的区域的放大图。
[0017]第一实施方式的半导体装置I是在其表面侧具备具有相对较宽面积的电极垫(以下，例如配线层10)的LGA(Land Grid Array，焊盘网格阵列)型的半导体芯片。
[0018]半导体装置I具备N型的第一半导体区域(以下，例如半导体区域30)、P型的第二半导体区域(以下，例如半导体区域32)、P+型的第三半导体区域(以下，例如半导体区域40A)、具有第一开口(以下，例如开口 70hl)的绝缘层70、以及配线层10。
[0019]半导体区域32选择性地设置在半导体区域30的表面。半导体区域30与半导体区域32相接。在半导体装置1，通过P型的半导体区域32与N型的半导体区域30而设置着PN 二极管。绝缘层70设置在半导体区域30上及半导体区域32上。在第一实施方式中，例示N型的半导体区域30，说明半导体装置I。在第一实施方式中，例示P型的半导体区域32，说明半导体装置I。
[0020]绝缘层70具有使半导体区域32的一部分开口的开口 70hl。配线层10设置在绝缘层70上。配线层10经由绝缘层70的开口 70hl而连接于半导体区域32。配线层10例如通过溅镀法形成。半导体区域32与配线层10进行欧姆接触。
[0021]半导体区域40A设置在绝缘层70下。半导体区域40A与半导体区域30相接。半导体区域40A与绝缘层70相接。半导体区域40A的电位例如进行浮动。也可以对半导体区域40A施加比半导体区域30的电位低的电位。在施加比半导体区域30的电位低的电位的情况下，可对PN结施加反向偏压，通过该电位来调整由P型的半导体区域32与N型的半导体区域30的接合产生的空乏层的延伸。
[0022]说明半导体装置I的作用。
[0023]在半导体装置I中，因由P型的半导体区域32与N型的半导体区域30的接合产生的扩散电位而形成空乏层DLl (图1 (a)的虚线的内侧区域)。半导体装置I通过半导体区域32/空乏层DLl/半导体区域30而具有结电容Cl。该结电容成为半导体装置I中的寄生电容。
[0024]另外，在半导体装置I中，在配线层10下设置着半导体区域40A。因此，通过由半导体区域40A与N型的半导体区域30的接合产生的扩散电位，也形成空乏层DL2 (图1 (b)的虚线的内侧区域)。
[0025]因此，在设置着半导体区域40A的区域中，由配线层10/绝缘层70/半导体区域40A形成的寄生电容C2与由半导体区域40A/空乏层DL2/半导体区域30形成的结电容C3串联连接而成的电容成为寄生电容。
[0026]此处，通过调整半导体区域40A的杂质浓度或半导体区域30的杂质浓度，使空乏层DL2的厚度比绝缘层70的厚度厚。由此，寄生电容C3变得小于结电容C2。因此，寄生电容C2与结电容C3串联连接而成的寄生电容Q根据
[0027]I/Cl= (1/C2) + (1/C3)....(I)
[0028]的数式(1)，可大致近似于C3。也就是说，寄生电容Q成为实质上电容小的C3。因此，半导体装置I中的寄生电容成为并联连接结电容Cl与小的寄生电容Q而成的电容。
[0029]如此，通过在配线层10下设置半导体区域40A，可降低半导体装置I的寄生电容。
[0030]图2是表示参考例的半导体装置的主要部分的示意剖视图。
[0031]作为降低半导体装置的寄生电容的方法，有使绝缘层70的厚度变厚的方法。图2中例示该方法。
[0032]在参考例的半导体装置100中，也是通过半导体区域32/空乏层DLl/半导体区域30产生结电容Cl。但是，参考例的半导体装置100的绝缘层71的厚度比半导体装置I的绝缘层70的厚度厚。因此，通过配线层10/绝缘层71/半导体区域30形成的寄生电容ClOO相比半导体装置I的寄生电容C2变小。通过这种构造，也可以降低半导体装置的寄生电容。因此，半导体装置100中的寄生电容成为并联连接结电容Cl与小的寄生电容ClOO而成的电容。
[0033]然而，如果绝缘层71的厚度变厚，那么绝缘层71的开口 71h的纵横比变高。由此，开口 71h内的配线层10的阶梯覆盖性降低。结果，有配线层10断线而引起接通不良的可能性。
[0034]相对于此，在第一实施方式的半导体装置I中，可不使绝缘层70的厚度变厚而降低半导体装置的寄生电容。
[0035](第二实施方式)
[0036]图3(a)表示第二实施方式的半导体装置的主要部分，且是图3(b)、(c)、(d)的A-A’线的示意剖视图，图3(b)、(c)、(d)是俯视图3(a)的B-B’线的切断面所得的示意俯视图。再者，图3(a)与第一实施方式中所示的图1(a)的由虚线P包围的区域对应。在第二实施方式中表示该区域的剖视图，说明该区域的特征。
[0037]在第二实施方式的半导体装置2中，P+型的多个半导体区域40B设置在绝缘层70下。P+型的半导体区域40B包含多个区域。多个区域例如以固定间隔排列。半导体区域40B与N型的半导体区域30相接。半导体区域40B与绝缘层70相接。半导体区域40B的电位例如进行浮动。或者，也可以对半导体区域40B施加比半导体区域30的电位低的电位。
[0038]在半导体装置2中，通过由各P+型的半导体区域40B与N型的半导体区域30的接合产生的扩散电位，也形成空乏层DL2。另外，多个半导体区域40B的杂质浓度或半导体区域30的杂质浓度是以各空乏层DL2彼此连结的方式进行调整。
[0039]因此，在设置着半导体区域40B的区域A-1中，由配线层10/绝缘层70/半导体区域40B形成的寄生电容C2与由半导体区域40B/空乏层DL2/半导体区域30形成的结电容C3串联连接而成的电容成为寄生电容的一部分。
[0040]此处，空乏层DL2的厚度被调整为比绝缘层70的厚度厚。因此，寄生电容C3变得小于结电容C2，寄生电容C2与结电容C3串联连接而成的寄生电容Q成为实质上电容小的C3o
[0041]而且，在由相邻的半导体区域40B彼此夹隔的区域A-2中，由配线层10/绝缘层70及空乏层DL2/半导体区域30形成寄生电容C4。此处，将绝缘层70的厚度与空乏层DL2的厚度相加所得的厚度d2长于形成于半导体区域40B下的空乏层DL2的厚度dl。因此，由相邻的半导体区域40B彼此夹隔的区域中的寄生电容C4变得小于寄生电容C2。
[0042]如此，在第二实施方式的半导体装置2中，也可以不使绝缘层70的厚度变厚而降低半导体装置的寄生电容。
[0043]半导体区域40B的平面构造示于图3 (b)?图3 (d)。例如，多个半导体区域40也可以分别如图3(b)所示般沿X方向延伸，沿与X方向交叉的Y方向排列。另外，多个半导体区域40B也可以分别如图3(c)所示般沿X方向及Y方向排列成点状。另外，半导体区域40B也可以如图3(d)所示般为网状。
[0044](第三实施方式)
[0045]图4是表示第三实施方式的半导体装置的主要部分的示意剖视图。
[0046]在第三实施方式的半导体装置3中，P+型的多个半导体区域40B设置在N型的半导体区域30内。根据这种构造，空乏层DL2在半导体区域40B的下侧扩展，并且空乏层DL2也在半导体区域40B的上侧扩展。
[0047]因此，通过半导体区域40B与半导体区域30接合而形成的结电容C3成为结电容C3-1与结电容C3-2串联连结而成的电容。也就是说，半导体装置3的结电容C3相比半导体装置2的结电容C3进一步降低。
[0048]第三实施方式的半导体区域40B的平面构造(图4的B-B’线的切断面)例如也可以与图3(b)?图3(d)所示的构造相同。
[0049](第四实施方式)
[0050]图5(a)是表示第四实施方式的半导体装置的主要部分的示意俯视图，图5(b)是第四实施方式的半导体装置的等效电路图，图5(c)表示第四实施方式的半导体装置的主要部分，且是表示图5(a)中的D-D’线剖面的示意剖视图。
[0051]在第四实施方式的半导体装置4中，配线层10被分离成配线层1A与配线层10B。例如，在半导体装置4中，如图5(a)、(C)所示，由P++型的第四半导体区域(以下，例如半导体区域34)与半导体区域32夹隔半导体区域30的一部分。此处，半导体区域34为半导体基板。半导体区域30是在半导体区域34上外延生长的半导体层。半导体区域30的导电型为N型。半导体区域32与半导体区域30相接。
[0052]在半导体区域30与半导体区域34之间设置着N+型的第五半导体区域(以下，例如半导体区域33)。半导体区域33的杂质浓度高于半导体区域30的杂质浓度。半导体区域33与半导体区域34相接。
[0053]在半导体区域30与半导体区域34之间设置着P+型的第六半导体区域(以下，例如半导体区域35)。半导体区域35的杂质浓度低于半导体区域34的杂质浓度。半导体区域35与半导体区域30相接。
[0054]另外，在半导体装置4中，由N+型的第七半导体区域(以下，例如半导体区域36)与半导体区域35夹隔半导体区域30的一部分。半导体区域36的杂质浓度高于半导体区域30的杂质浓度。半导体区域36经由设置在绝缘层70的第二开口(以下，例如开口 70h2)而连接于配线层1A (或配线层10B)。半导体区域36与配线层1A (或配线层10B)进行欧姆接触。
[0055]另外，在半导体装置4中，N+型的半导体区域37设置在半导体区域33上。半导体区域37与半导体区域33上的半导体区域30相接。半导体区域32由半导体区域37包围。半导体区域37与半导体区域33相接。另外，在半导体装置4中，P+型的半导体区域38设置在半导体区域35上。半导体区域38与半导体区域35上的半导体区域30相接。半导体区域36由半导体区域38包围。半导体区域38与半导体区域35相接。此外，半导体区域32、33、35、36、37、38是通过高加速度离子注入或外延生长而形成。
[0056]在半导体装置4中，通过P+型的半导体区域35与N型的半导体区域30设置着PN二极管D1。通过P+型的半导体区域32与N型的半导体区域30设置着PN 二极管D2。通过P++型的半导体区域34与N +型的半导体区域33设置着齐纳二极管D3。在半导体装置4中，通过PN 二极管Dl、PN 二极管D2、及齐纳二极管D3构成三叶草型的电路。
[0057]在半导体装置4中，包含设置在半导体区域34上的半导体区域30、32、33、35、36、37,38的区域沿Y方向重复设置。也就是说，半导体装置4具备具有PN 二极管D1、PN 二极管D2、及齐纳二极管D3的两组电路单元U1。两组电路单元Ul的节点NI经由半导体区域34而电连接。
[0058]由此，在半导体装置4中，在对配线层1A或配线层1B中的任一个施加正的瞬态电压的情况下，瞬态电流以电流Ia或电流I B的形式流动。另一方面，在对配线层1A或配线层1B中的任一个施加负的瞬态电压的情况下，瞬态电流的朝向与图中的电流Ia的朝向或电流Ib的朝向相反。也就是说，半导体装置4作为ESD保护二极管发挥功能。
[0059]图6是使第四实施方式的半导体装置的绝缘层的下部放大的示意剖视图。
[0060]在半导体装置4中，在N+型的半导体区域37与绝缘层70之间设置着多个P +型半导体区域40B。多个半导体区域40B设置在绝缘层70下。多个半导体区域40B与绝缘层70相接。
[0061]另外，在半导体装置4中，在P+型的半导体区域38与绝缘层70之间设置着多个N+型的半导体区域41B。多个半导体区域41B设置在绝缘层70下。多个半导体区域41B与绝缘层70相接。
[0062]如果是这种构造，那么通过由半导体区域40B与半导体区域37的接合产生的扩散电位而形成空乏层DL2，通过由半导体区域41B与半导体区域38的接合产生的扩散电位而形成空乏层DL2。因此，半导体装置4的寄生电容相比未设置半导体区域40B、41B的情况降低。此外，半导体区域40B也可以设置在半导体区域37内，半导体区域41B也可以设置在半导体区域38内。
[0063]另外，所述各半导体区域的主成分例如为硅(Si)。另外，各半导体区域的主成分也可以是碳化硅(SiC)、氮化镓(GaN)等。另外，在实施方式中，如果无特别说明，那么表示按照N+型、N型、N型的顺序，N型(第二导电型)的杂质浓度变低。另外，表示按照P++型、P +型、P型的顺序，P型(第一导电型)的杂质浓度变低。
[0064]作为N型杂质元素，例如应用磷(P)、砷(As)等。作为P+型、P型杂质元素，例如应用硼(B)等。另外，在实施方式的半导体装置中，即使更换P型与N型的导电型，也可以获得相同的效果。
[0065]配线层10、10AU0B的材料是包含选自例如铝(Al)、钛(Ti)、镍(Ni)、钨(W)、金(Au)等的群中的至少一种的金属。另外，绝缘层、层间绝缘膜的材料例如包含硅氧化物、硅氣化物等。
[0066]在所述实施方式中，所谓表达为“部位A设置在部位B上”的情况下的“在……上”，除部位A与部位B接触，部位A设置在部位B上的情况以外，还存在以部位A不与部位B接触，部位A设置在部位B上方的情况这种含义使用的情况。另外，存在如下情况:“部位A设置在部位B上”还应用于使部位A与部位B反转而部位A位于部位B下的情况、或部位A与部位B横向排列的情况。其原因在于，即使旋转实施方式的半导体装置，在旋转前后，半导体装置的构造也不会发生变化。
[0067]以上，一边参照具体例，一边对实施方式进行了说明。然而，实施方式并不限定于这些具体例。也就是说，只要具备实施方式的特征，本领域技术人员在这些具体例中适当添加设计变更而成的实施方式也包含在实施方式的范围内。所述各具体例所具备的各要素及其配置、材料、条件、形状、尺寸等并非限定于例示，可进行适当变更。
[0068]另外，所述各实施方式所具备的各要素可在技术上可能的范围内进行复合，只要包含实施方式的特征，组合这些要素而成的实施方式也包含在实施方式的范围内。此外，可了解，在实施方式的思想范畴内，只要是本领域技术人员，便可想到各种变更例及修正例，这些变更例及修正例也属于实施方式的范围。
[0069]虽说明了本发明的几种实施方式，但这些实施方式是作为示例而提出的，并非意欲限定发明的范围。这些新颖的实施方式可通过其他各种方式来实施，可在不脱离发明的主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨内，并且包含在权利要求书所记载的发明及其均等的范围内。
[0070][符号的说明]
[0071]1、2、3、4、100 半导体装置
[0072]10、10A、10B 配线层
[0073]30第一半导体区域
[0074]32第二半导体区域
[0075]33第五半导体区域
[0076]34第四半导体区域
[0077]35第六半导体区域
[0078]36第七半导体区域
[0079]37半导体区域
[0080]38半导体区域
[0081]40A.40B第三半导体区域
[0082]41B半导体区域
[0083]70、71绝缘层
[0084]70hl第一开口
[0085]70h2第二开口
[0086]7 Ih开口
[0087]Ul单元
【主权项】
1.一种半导体装置，其特征在于包括: 第一导电型的第一半导体区域； 第二导电型的第二半导体区域，选择性地设置在所述第一半导体区域的表面； 绝缘层，设置在所述第一半导体区域上及所述第二半导体区域上； 配线层，设置在所述绝缘层上，与所述第二半导体区域电连接； 第二导电型的第三半导体区域，设置在所述绝缘层下，且与所述第一半导体区域相接; 第二导电型的第四半导体区域，由该第四半导体区域与所述第二半导体区域夹隔所述第一半导体区域； 第一导电型的第五半导体区域，设置在所述第一半导体区域与所述第四半导体区域之间，且具有比所述第一半导体区域的杂质浓度高的杂质浓度； 第二导电型的第六半导体区域，设置在所述第一半导体区域与所述第四半导体区域之间，且具有比所述第四半导体区域的杂质浓度低的杂质浓度；以及 第一导电型的第七半导体区域，由该第七半导体区域与所述第六半导体区域夹隔所述第一半导体区域，该第七半导体区域具有比所述第一半导体区域的杂质浓度高的杂质浓度，且连接于所述配线层。2.根据权利要求1所述的半导体装置，其特征在于: 所述第三半导体区域包含第二导电型的多个区域。3.根据权利要求2所述的半导体装置，其特征在于: 所述多个区域与所述绝缘层相接。4.根据权利要求2所述的半导体装置，其特征在于: 所述多个区域设置在所述第二半导体区域内。5.根据权利要求1至4中任一项所述的半导体装置，其特征在于: 所述第三半导体区域的电位浮动。
【文档编号】H01L29/06GK105990450SQ201510092349
【公开日】2016年10月5日
【申请日】2015年3月2日
【发明人】崔秀明
【申请人】株式会社东芝