半导体装置及其制作方法
【专利摘要】本发明公开一种半导体装置及其制作方法，该半导体装置包括栅极金属层、第一层间介电层、底部掩模层、顶部掩模层和第二层间介电层。第一层间介电层会包围栅极金属层的周边，底部掩模层设置在栅极金属层上，其中掩模层和栅极金属层的组成包括至少一相同的金属原子成分，顶部掩模层会顺向性地设置在底部掩模层的表面上，第二层间介电层会设置在顶部掩模层上且直接接触第一层间介电层。
【专利说明】
半导体装置及其制作方法
技术领域
[0001]本发明涉及半导体装置的领域，特别是涉及一种具有凸起源极/漏极以及金属栅极的半导体装置及其制作方法。
【背景技术】
[0002]随着集成电路(IC)积成度不断提升，集成电路内各半导体元件的特征尺寸也持续微缩。为了因应半导体元件微缩所引起的各种电性或制作工艺限制，业界也提出了多种解决之道。举例来说，对于晶体管装置而言，为了解决传统多晶硅栅极造成硼穿透(boronpenetrat1n)以及空乏效应(deplet1n effect)的问题，目前业界多采用后栅极(gatelast)制作工艺，以具有金属电极的金属栅极取代传统的多晶硅栅极。此外，随着各栅极结构间的距离逐渐微缩，业界也相对应地提出了自对准形成接触结构的方法，以因应各栅极结构间空间不足的情形。
[0003]对于同时采用金属栅极以及自对准接触结构的晶体管装置结构而言，为了避免金属栅极内的金属电极与自对准接触结构间产生不必要的电接触，一般会先形成一掩模层以覆盖住金属栅极内的金属电极，使得后续形成的自对准接触结构可受到掩模层的阻挡而不会与金属栅极产生不必要的接触。
[0004]然而，上述制备晶体管装置的制作工艺仍引起诸多问题。由于上述形成掩模层的步骤包括依序蚀刻去除部分的金属电极以留下一沟槽以及填入掩模层至沟槽内，因此会减缩金属栅极的高度。已知最终金属栅极的高度与晶体管装置的电性密切相关，制造商为了让最终金属栅极的高度能维持在预定的数值内，便会相对应地提升初始虚置栅极(dummy gate)的高度，但是过高的虚置栅极却会造成诸多制作工艺问题，例如:虚置栅极容易在研磨制作工艺中断裂、虚置栅极在离子注入制作工艺中易产生遮蔽效应(shadowingeffect)、介电层不易填入各虚置栅极之间及金属层不易填入栅极沟槽内等问题。此外，由于形成掩模层的过程中会施行平坦化制作工艺，而使得部分尺寸较大的掩模层产生凹陷(dishing)的情形。
[0005]因此，目前业界仍需要一种改良式的半导体装置以及其制作方法，以有效克服上述缺点。
【发明内容】
[0006]有鉴于此，有必要提出一种改良式的半导体装置以及其制作方法，以克服上述技术上的缺点。
[0007]根据本发明的第一优选实施例，提供一种半导体装置，包括栅极金属层、第一层间介电层、底部掩模层、顶部掩模层和第二层间介电层。第一层间介电层会包围栅极金属层的周边，底部掩模层设置在栅极金属层上，其中掩模层和栅极金属层的组成包括至少一相同的金属原子成分，顶部掩模层会顺向性地设置在底部掩模层的表面上，第二层间介电层会设置在顶部掩模层之上且直接接触第一层间介电层。
[0008]根据本发明的第二优选实施例，提供一种半导体装置的制造方法，包括:首先形成一栅极金属层于一基板上，其中栅极金属层会被第一层间介电层包围，接着氧化栅极金属层的上部区域，以形成底部掩模层，继以顺向性地沉积介电层，以覆盖住底部掩模层以及第一层间介电层，最后蚀刻介电层，以形成顶部掩模层，其中部分第一层间介电层会被暴露出于顶部掩模层。
【附图说明】
[0009]图1为本发明第一优选实施例在制作工艺初始阶段时的半导体装置示意图；
[0010]图2为本发明第一优选实施例施行取代金属栅极制作工艺后的半导体装置示意图；
[0011]图3为本发明第一优选实施例形成掩模层后的半导体装置示意图；
[0012]图4为本发明第一优选实施例沉积介电层后的半导体装置示意图；
[0013]图5为本发明第一优选实施例形成顶部掩模层后的半导体装置示意图；
[0014]图6为本发明第一优选实施例形成接触洞后的半导体装置示意图；
[0015]图7为本发明第一优选实施例形成接触结构后的示意图；
[0016]图8为本发明第二优选实施例的半导体装置示意图；
[0017]图9为本发明第三优选实施例的半导体装置示意图。
[0018]主要元件符号说明
[0019]100 基板110虚置栅极结构
[0020]112 牺牲层114盖层
[0021]120 栅极间隙壁 130外延层
[0022]140 蚀刻停止层 150第一层间介电层
[0023]210 沟槽212栅极金属层
[0024]214 介电层216 功函数层
[0025]220 底部掩模层 220’底部掩模层
[0026]220”底部掩模层 222 顶部沟槽
[0027]230 介电层232 顶部掩模层
[0028]240 第二层间介电层242 接触洞
[0029]243 自对准接触结构244 金属硅化物
[0030]245 阻障层246 金属层
[0031]310 金属栅极结构 Hl 第一高度
[0032]H2 第二高度H3 第三高度
[0033]Wl 第一宽度W2 第二宽度
[0034]W3 第三宽度W4 第四宽度
【具体实施方式】
[0035]图1至图7是本发明第一优选实施例制作半导体装置的示意图。以下先就制备具有晶体管结构以及接触结构的半导体装置的制作工艺步骤加以介绍。图1是半导体装置在制作工艺初始阶段时的示意图。于此制作工艺阶段，基板上可包括堆叠结构、间隙壁、外延层、掺杂区、遮盖层以及介电层。举例来说，基板100可以是一半导体基底，其表面可以选择性地具有多个鳍状突起结构，但不限于此。多个堆叠结构可例如是虚置栅极结构110，其由下至上可包括介质层(图未示)、牺牲层112以及盖层114。间隙壁可例如是栅极间隙壁120，其会被设置于各虚置栅极结构110的侧壁上。外延层130会被设置于基板100内部或外侧，且各自位于虚置栅极结构110的各侧，但不限于此。掺杂区(图未示)可以例如是轻掺杂漏极区及/或源极/漏极区，其会被设置于各虚置栅极结构110的两侧，且可以选择性地位于基板100内或外延层130内，但不限于此。遮盖层和介电层可以分别是蚀刻停止层140和第一层间介电层150，其由下至上依序堆叠于基板100之上，其中蚀刻停止层140可顺向性地覆盖住栅极间隙壁120、外延层130以及盖层114。
[0036]其中，上述的基板100可以选自娃基板、娃锗基板或绝缘层上覆娃(silicon-on-1nsulator, SOI)基板等，但不限于此。当基板100具有鳍状突起结构时，各虚置栅极结构110的底部可包覆住相对应鳍状突起结构的部分区段。虚置栅极结构110内的介质层(图未示)、牺牲层112以及盖层114可以分别对应至氧化层、硅质层以及氮化层，例如分别对应至氧化硅层、多晶硅层以及氮化硅层，但不限于此。栅极间隙壁120可以选自氮化硅、碳化硅、氮碳化硅、氮氧化硅或其他合适的半导体化合物。设置于各虚置栅极结构110两侧的外延层130可以选自具有或不具有惨质的半导体材料，例如娃错、娃憐、娃碳等，其可以提供适当的应力至通道区域，以增进通道区域内载流子的迀移率(mobility)。蚀刻停止层140可以选自氮碳化娃、氮氧化娃、氮化娃、碳化娃或其他合适的半导体化合物，其可以施加适当的应力至通道区域及/或作为后续形成接触结构的蚀刻停止层。第一层间介电层150选自不具导电性的介电材质，例如氧化硅。
[0037]于此制作工艺阶段，盖层114的顶面与基板100的顶面间具有一第一高度Hl，而牺牲层112的顶面与基板100的顶面间具有一第二高度H2。其中，第一高度Hl约介于1000埃至2000埃之间，优选为1300埃；而第二高度H2约介于700埃至1200埃之间，优选为900埃。
[0038]接着，进行研磨制作工艺及/或蚀刻制作工艺，例如化学机械研磨制作工艺，以完全移除盖层114并暴露出牺牲层112的顶面。在此制作工艺中，由于各虚置栅极结构110内的牺牲层112可能会被部分消耗，而使得牺牲层112顶面与基板100顶面间的距离略为减缩。
[0039]之后，在暴露出牺牲层112的顶面后，可进行一取代金属栅极(replacement metalgate, RMG)制作工艺，而形成如图2所示的结构。其中，取代金属栅极制作工艺可包括下列步骤:移除各虚置栅极结构110内的牺牲层112，以留下沟槽210，并依续将介电层214、功函数层216以及导电层(图未示)填入沟槽210内。之后施行研磨制作工艺，去除位于沟槽210外的介电层214、功函数层216以及导电层，直至暴露出层间介电层150。此时，可获得金属栅极结构310，且位于各沟槽210内的导电层作为金属栅极结构310的栅极金属层212。
[0040]于此阶段，栅极金属层212的顶面实质上会切齐第一层间介电层150的顶面，且栅极金属层212的顶面与基板100的顶面间会具有一第三高度H3。由于上述取代金属栅极制作工艺中所施行的研磨制作工艺除了会去除导电层之外，其也会移除部分的栅极间隙壁120、蚀刻停止层140以及第一层间介电层150，因此第三高度H3会约略小于第二高度H2，其差值大约介于50埃至300埃之间，优选为150埃。此外，上述栅极金属层212的顶面也可能略低于栅极间隙壁120、蚀刻停止层140以及第一层间介电层150的顶面，但不限于此。
[0041]上述介电层214优选为一介电常数大致大于20的高介电常数介电层，例如氧化給(hafnium oxide, HfO2)、娃酸給氧化合物(hafnium silicon oxide, HfS14)、娃酸給氮氧化合物(hafnium silicon oxynitride, HfS1N)、氧化招(aluminum oxide, Al2O3)、氧化镧(lanthanum oxide, La2O3)、招酉爱镧(lanthanum aluminum oxide, LaA 10)、氧化组(tantalum oxide, Ta2O5)、氧化错(zirconium oxide, ZrO2)、娃酸错氧化合物(zirconium silicate, ZrS14)、错酉爱給(hafnium zirconate, HfZrO)、氧化?乙(yttrium oxide, Yb2O3)、氧化石圭?乙(yttrium silicon oxide, YbS1)、招酉爱错(zirconiumaluminate, ZrAl)、招酉爱給(hafnium aluminate, HfAlO)、氮化招(aluminum nitride, AIN)、氧化钦(titanium oxide, T12),氮氧化错(zirconium oxynitride, ZrON)、氮氧化給(hafnium oxynitride, HfON)、氮氧石圭错(zirconium silicon oxynitride, ZrS1N)、氮氧娃給(hafnium silicon oxynitride, HfS1N)、锁祕组氧化物(strontium bismuthtantalate, SrBi2Ta2O9, SBT)、错钛酸铅(lead zirconate titanate, PbZrxTi1 x03, PZT)或钛酸钡锁(barium strontium titanate, BaxSr1 xTi03, BST)，但不限于此。此外，功函数层 216 可包括氮化钛(titanium nitride, TiN)、碳化钛(titanium carbide, TiC)、氮化组(tantalum nitride, TaN)、碳化组(tantalum carbide, TaC)、碳化妈(tungstencarbide, WC)或氮化招钛(aluminum titanium nitride, TiAlN)，但不限于此。栅极金属层212可包括具有优良填充能力与较低阻值的金属或金属氧化物，例如招(aluminum, Al)、招化钦(titanium aluminide, TiAl)、氧化招钦(titanium aluminum oxide, TiAlO)、妈(tungsten, ff)或铜(copper, Cu)，但不限于此。
[0042]此外，由于上述制作工艺为一后栅极(gate-last)制作工艺搭配后高介电常数介电层(high-k last)制作工艺，因此介电层214和功函数层优选均会位于各沟槽210的侧壁以及底部。但本实施例不限于此，其也可适用后栅极制作工艺搭配前高介电常数介电层(high-k first)制作工艺。因此在去除牺牲层前，沟槽210内的基板100上便会被高介电常数介电层覆盖。在此情况下，高介电常数介电层顶面可选择性地形成一阻障层(图未示)，用以避免高介电常数介电层连同牺牲层一起被去除。其中，上述阻障层可以是金属层，例如氮化钛层。
[0043]图3是本发明第一优选实施例形成掩模层后的半导体装置示意图。接着，可继以施行一氧化或氮化制作工艺，以氧化或氮化暴露出于各沟槽210的栅极金属层212，而于栅极金属层212的顶部区域形成高阻值的底部掩模层220。其中，底部掩模层220优选具有凸面，其优选可以完全覆盖住其下方的栅极金属层212，致使栅极金属层212的顶面不会和外界接触。
[0044]详细而言，由于上述底部掩模层220是通过氧化或氮化栅极金属层212而得，因此两者的组成会彼此相关。因此，底部掩模层220的金属成分会相同于栅极金属层212内的至少一金属成分。举例来说，当栅极金属层212的组成为钨时，则底部掩模层220的组成可以是氧化钨或氮化钨。类似地，当栅极金属层212的组成为铝时，底部掩模层220的组成也可以是氧化铝或是氮化铝，但不限于此。
[0045]图4是本发明第一优选实施例沉积介电层后的半导体装置示意图。继以施行一沉积制作工艺，例如物理气相沉积制作工艺、化学气相沉积制作工艺或原子气相沉积制作工艺，以顺向性的沉积一介电层230于底部掩模层220上。详细而言，介电层230会完整覆盖住栅极金属层212、栅极间隙壁120、蚀刻停止层140、第一层间介电层150以及底部掩模层220。其中，介电层230的组成可以包括氮碳化硅、氮氧化硅、氮化硅或碳化硅等相异于第一层间介电层150的材质，使得彼此间会具有一定的蚀刻选择比，但不限于此。
[0046]图5是本发明第一优选实施例形成顶部掩模层后的半导体装置示意图。接着，通过蚀刻介电层230直至暴露出层间介电层150，或进一步暴露出底部掩模层220的顶部，以于底部掩模层220的各侧壁上形成一顶部掩模层232。优选而言，底部掩模层220的底面会具有一第一宽度W1，此宽度实质上会等于栅极金属层212的尺寸，亦即，第一宽度Wl会小于虚置栅极结构110内牺牲层112的临界尺寸(critical dimens1n, CD)。又，各顶部掩模层232的底面会具有一第二宽度W2，且第二宽度W2优选会小于底部掩模层220底面的第一宽度W1。本实施例的一特征在于底部掩模层220连同其侧壁的顶部掩模层232至少会完全覆盖住下方对应的栅极金属层212、介电层214及功函数层216，且可以进一步覆盖住下方对应的蚀刻停止层140和第一层间介电层150。换句话说，底部掩模层220连同其侧壁顶部掩模层232整体底面的宽度会大于其下方栅极金属层212的宽度。
[0047]图6是本发明第一优选实施例形成接触洞后的半导体装置示意图。在完成上述图案化底部掩模层220及各顶部掩模层232之后，可全面沉积一第二层间介电层240，例如金属前介电层(pre-metal dielectric, PMD)，以完全覆盖底部掩模层220、各顶部掩模层232以及第一层间介电层150。接着，施行光刻及蚀刻制作工艺，在第二层间介电层240及第一层间介电层150内形成一接触洞242，以暴露出位于各栅极金属层212间的外延层130或基板 100。
[0048]需注意的是，在形成接触洞242的过程中，相较于第二层间介电层240及第一层间介电层150，蚀刻剂对于底部掩模层220以及顶部掩模层232会具有较低的蚀刻速率，因此底部掩模层220以及顶部掩模层232可用以保护下方的栅极金属层212和功函数层216，避免栅极金属层212和功函数层216被蚀刻剂蚀刻。此外，由于底部掩模层220以及顶部掩模层232为高阻值的金属化合物或介电层，因此其也避免下方的栅极金属层212和功函数层216电连接于后续形成的自对准接触结构。需注意的是，根据不同的蚀刻剂组成以及蚀刻参数，顶部掩模层232也可能会被部分移除，致使下方的底部掩模层220被暴露出于接触洞 242。
[0049]上述的第二层间介电层240可例如是氧化硅等相近于第一层间介电层150的材质，使得彼此间会具有相同或相近的蚀刻速率。上述的蚀刻制作工艺内的蚀刻剂可选自适合的气体成分，例如包含C4F6、C5F8, 02、Ar、CO或CH2F2等蚀刻气体之一或其组合，但不限于此。
[0050]图7是本发明第一优选实施例形成接触结构后的示意图。继以进行一自对准硅金属化制作工艺，以形成一金属硅化物244于外延层130内。之后，进行一自对准接触结构制作工艺，依序将阻障层245以及金属层246填入接触洞242内，而形成一自对准接触结构243。在此需注意的是，自对准接触结构243可直接接触顶部掩模层232、栅极间隙壁120、蚀刻停止层140、第二层间介电层240以及第一层间介电层150，并电连接其下方的金属硅化物244，但不限于此。此外，对于底部掩模层220被暴露出于接触洞242的情况，自对准接触结构243也可以进一步直接接触至底部掩模层220。
[0051]上述金属硅化物244可包括由钨(W)、铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)、铌(Nb)、铒(Er)、钼(Mo)、钴(Co)、镍(Ni)、铂(Pt)和其合金所组成的群组的硅化物。自对准接触结构243可选自钨(W)、招(Al)、钛(Ti)、铜(Cu)、钼(Mo)、钴(Co)、铀(Pt)和其合金所组成的群组。阻障层245包含氮化钛(TiN)、氮化钽(TaN)、钛/氮化钛(Ti/TiN)或钽/氮化钽(Ta/TaN)，但不限于此。
[0052]根据上述的第一优选实施例，利用氧化/氮化方式形成底部掩模层220，由于在形成底部掩模层220的过程中及过程后均不必要蚀刻去除栅极金属层212的上部，也不必要对底部掩模层220与第一层间介电层150再进行研磨，因此可以降低初始虚置栅极结构110至最终金属栅极结构310高度减损的程度。在此情况下，便可有效降低制作工艺初始阶段虚置栅极结构110高度，连带降低后续沟槽210的高度。因此，便可以避免虚置栅极结构110容易断裂的情形、避免虚置栅极结构110在离子注入的过程中时造成遮蔽效应(shadowingeffect)、增进层间介电层150填入各虚置栅极结构110间的能力以及增进导电层填入各沟槽210的能力。又，由于不必要蚀刻去除栅极金属层212的上部之故，蚀刻剂便无法经由栅极金属层212内的缺陷，例如空穴缺陷(void defect)，而蚀刻破坏栅极金属层212下方的结构，例如介电层或基板，此也增加了制作工艺的良率。
[0053]此外，由于本实施例于底部掩模层220的侧壁形成顶部掩模层232，因此可以确保底部掩模层220及其相对应的顶部掩模层232可以完全覆盖住其下方相应的栅极金属层212，进而避免自对准接触结构243与栅极金属层212产生不必要的电连接。
[0054]以下针对本发明第二和第三优选实施例作相应的描述。为了简洁起见，下文仅针对主要差异处加以描述，其余相同或相似的制作工艺或结构请参照上述的第一优选实施例。
[0055]图8是本发明第二优选实施例的半导体装置示意图。第二优选实施例的制作工艺及结构大致类似于上述第一优选实施例的制作工艺及结构，其主要差别在于本实施例的底部掩模层220’通过氧化或氮化栅极金属层212和功函数层216的顶部而得，致使栅极金属层212和功函数层216的顶部可以完全被底部掩模层220’覆盖。类似地，底部掩模层220’的底面会具有一第三宽度W3，此宽度实质上会等于栅极金属层212和功函数层216的尺寸，而各顶部掩模层232的底面会具有一第二宽度W2，且第二宽度W2优选会小于底部掩模层220’底部的第三宽度W3。本实施例的其他的特征以及优点均类似于第一优选实施例，在此便不再赘述。
[0056]图9是本发明第三优选实施例的半导体装置示意图。第三优选实施例的制作工艺及结构大致类似于上述第一优选实施例的制作工艺及结构，其主要差别在于本实施例在形成底部掩模层220”之前，会先蚀刻各沟槽210内的栅极金属层212、功函数层216以及介电层214，以于各沟槽210的顶部形成一顶部沟槽222。由于顶部沟槽222的存在，后续通过氧化或氮化栅极金属层212及功函数层216而形成的底部掩模层220”便可以完全覆盖住下方的栅极金属层212、功函数层216以及介电层214，以避免后续形成的自对准接触结构与栅极金属层212、功函数层216以及介电层214间产生不必要的电连接。类似地，底部掩模层220”的底面会具有一第四宽度W4，此宽度实质上会等于栅极金属层212、功函数层216和介电层214的尺寸，而各顶部掩模层232的底面会具有一第二宽度W2，且第二宽度W2优选会小于底部掩模层220”底部的第四宽度W4。本实施例的其他的特征以及优点均类似于第一优选实施例，在此便不再赘述。
[0057]此外，上述第一优选实施例至第三优选实施例仅以晶体管装置作为主要的应用标的。然而，本发明不限于此，其精神也可以被均等地适用于制备其他种类的半导体装置。举例来说，上述部分或全部的金属栅极结构可以被替代为电阻结构、电容结构、电熔丝结构等半导体装置。换句话说，自对准接触结构不限于一定要形成于两相邻金属栅极结构之间，其也可以形成于两相邻电阻结构之间或两相邻的电阻结构及金属栅极结构之间，但不限于此。
[0058]综上所述，根据本发明的实施例，利用氮化/氧化方式于金属电极上方形成掩模层，并选择性地进一步于掩模层的侧壁形成间隙壁。由于在形成掩模层的过程中和过程后均不必要蚀刻去除金属电极的上部，也不必要对掩模层与第一层间介电层再进行研磨，因此可以降低初始堆叠结构至最终堆叠结构高度减损的程度，也避免了掩模层产生凹陷的情形。在此情况下，便可有效降低制作工艺初始阶段堆叠结构高度，连带降低后续沟槽的高度。因此，可以避免堆叠结构容易断裂的情形、避免离子注入时堆叠结构造成的遮蔽效应、增进层间介电层填入各堆叠结构间的能力以及增进导电层填入各沟槽内的能力。此外，也消除了蚀刻剂蚀穿金属电极内的缺陷而破坏金属电极下方结构的情形。
[0059]以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。
【主权项】
1.一种半导体装置，包括: 栅极金属层，设置于一基板上； 第一层间介电层，包围该栅极金属层的周边； 底部掩模层，设置于该栅极金属层上，其中该掩模层和该栅极金属层的组成包括至少一相同的金属原子成分； 顶部掩模层，顺向性地设置在该底部掩模层的表面上；以及 第二层间介电层，设置在该顶部掩模层之上且直接接触该第一层间介电层。2.如权利要求1所述的半导体装置，其中该底部掩模层的顶面为一凸面。3.如权利要求1所述的半导体装置，其中该底部掩模层的组成包括金属化合物。4.如权利要求1所述的半导体装置，其中该顶部掩模层会完全覆盖住该底部掩模层。5.如权利要求1所述的半导体装置，其部分该底部掩模层会被暴露出于该顶部掩模层。6.如权利要求1所述的半导体装置，还包括: 栅极间隙壁，设置在该第一层间介电层内，且环绕该栅极金属层； 功函数层，设置在该栅极间隙壁和该栅极金属层之间；以及 栅极介电层，设置在该栅极间隙壁和该功函数层之间。7.如权利要求6所述的半导体装置，其中该底部掩模层会直接接触该功函数层。8.如权利要求6所述的半导体装置，其中该底部掩模层会直接接触该栅极介电层。9.如权利要求6所述的半导体装置，其中该顶部掩模层会直接接触该栅极间隙壁。10.如权利要求6所述的半导体装置，还包括一顶部沟槽，紧邻于该栅极金属、该功函数层以及该栅极介电层的顶部，其中该顶部沟槽会被该底部掩模层填满。11.如权利要求1所述的半导体装置，其中该顶部掩模层的组成不同于该底部掩模层的组成。12.—种半导体装置的制造方法，包括: 形成一栅极金属层于一基板上，其中该栅极金属层会被一第一层间介电层包围； 氧化该栅极金属层的上部区域，以形成一底部掩模层； 顺向性地沉积一介电层，以覆盖住该底部掩模层以及该第一层间介电层；以及蚀刻该介电层，以形成一顶部掩模层，其中部分该第一层间介电层会被暴露出于该顶部掩模层。13.如权利要求12所述的半导体装置的制造方法，其中形成该底部掩模层的步骤包括一氧化制作工艺。14.如权利要求12所述的半导体装置的制造方法，其中该底部掩模层的顶面为一凸面。15.如权利要求12所述的半导体装置的制造方法，当完成蚀刻该介电层的步骤时，该顶部掩模层会完全覆盖住该顶部掩模层。16.如权利要求12所述的半导体装置的制造方法，当完成蚀刻该介电层的步骤时，该底部掩模层会被暴露出于该顶部掩模层。17.如权利要求12所述的半导体装置的制造方法，还包括沉积一第二层间介电层于该顶部掩模层上，其中该第二层间介电层会直接接触该第一层间介电层。18.如权利要求17所述的半导体装置的制造方法，还包括依序蚀刻该第二层间介电层以及该第一层间介电层，以于该第二层间介电层以及该第一层间介电层内形成一接触洞。19.如权利要求12所述的半导体装置的制造方法，还包括: 依序沉积一栅极介电层、一功函数层以及该栅极金属层，其中该栅极介电层和该功函数层设置在该栅极金属层和该第一层间介电层之间； 在形成该底部掩模层之前，蚀刻该栅极介电层、该功函数层以及该栅极金属层的顶部，以形成一顶部沟槽；以及 当形成该底部掩模层之后，该底部掩模层会填满该顶部沟槽。
【文档编号】H01L29/41GK105826174SQ201510001982
【公开日】2016年8月3日
【申请日】2015年1月5日
【发明人】林静龄, 黄志森, 陈奕文
【申请人】联华电子股份有限公司