半导体二极管组合件的制作方法
【专利说明】
【背景技术】
[0001]呈静电放电、电磁干扰、闪电形式或呈其它有害形式的过电压瞬态可出乎预料地打击集成电路(IC)封装。因此，通常需要采取瞬态抑制措施以保证在封装电路的预期使用期限内的正常功能性。
[0002]在空间严重受限的电子系统(例如，移动电话、膝上型计算机、手持式GPS系统或数字相机)中，由半导体制成的瞬态电压抑制器(TVS)装置是用以保护所述系统中的敏感IC芯片的唯一可行选择。将TVS功能性合并到待保护的芯片中通常是不切实际的，因为针对大多数集成电路设计的制造程序不适于良好TVS性能。出于此原因，独立半导体TVS装置仍为业界的选择。
[0003]在TVS装置中，P-η结及与电阻性元件组合的相关联空乏区经设计以吸收瞬态打击的破坏性能量。因为瞬态通常表现为快速的高电压脉冲，所以TVS装置经配置以迫使p-n结击穿，且因此将能量通过此类结转向而非通过所保护的电路。
[0004]已知TVS装置是基于包括重掺杂η型衬底上的外延硅的硅芯片中的扩散侧向p-n结二极管建立的。二极管是通过经由切割穿过硅上方的所生长或沉积氧化物层的窗开口植入或扩散P型掺杂剂以在硅表面下形成P-n结而制造。因此形成的p-n结具有两个部分-相距硅的表面固定距离的相对平面部分，及在延伸到硅表面的外围绕所述平面部分的非平面圆柱形部分。这些p-n结负责使潜在破坏性能量绕过所述所保护的电路，而自身不遭受永久损坏。
【发明内容】
[0005]申请人观察且认识到，扩散p-n结的击穿电压通常未达到理论值且随扩散区的深度而变化，其中较浅结展现出击穿电压的更显著缩减，且申请人观察且认识到此缩减是归因于结的非平面圆柱形部分的曲率半径，其引起靠近硅的表面而非在所述表面下方的二极管的平面区中发生结击穿。因为在电应力下的结击穿在P-n结的有限面积弯曲部分处引发高电流密度，所以热将过早损坏此TVS装置。
[0006]运用此认识，申请人努力发明(如此文件中将详细描述)用于制造适用于具有优越性能的TVS装置的装置的制程。体现本发明的TVS装置含有具有可从装置的顶部表面接达的至少两个端子的电路路径，且沿着所述电路径存在至少一个(但是不超过两个)p-n结，所述P-n结跨结区域实际上平面，且因此无与非平面结相关联的弱点。
[0007]体现本发明的TVS装置可为双向装置或单向装置，且其为电子电路提供抵抗电压瞬态及其它电浪涌及尖峰的保护，其中此类瞬态是正或负的。因为结是平面的且无圆柱形部分，所以所述装置能够比在创作本发明时已知的装置吸收更大瞬态脉冲。
[0008]本发明的其它方面包含在由沟槽封闭的半导体材料柱中放置j-η结，因此可在微小半导体裸片或芯片中实现所述装置。沟槽可采取圆形、椭圆形、矩形、正方形、多边形的环的形状，或其可为非几何的-前提是其形成无间隙的闭合回路环。
[0009]本发明的其它方面包含在未用光制备(photo-making)材料覆盖裸片的部分的情况下在多个沟槽中将掺杂剂引入到半导体材料中，因此体现本发明的装置可相对于电路路径的两个端子对称地击穿。这样做的一个优点在于可以较少复杂性及较低成本制成所述装置。
[0010]本发明的另一方面在于:通过插入掩模层，可实现具有非对称击穿电压的双向装置。且运用另一额外掩模层，还可实现只在相对于两个端子的一个方向上提供TSV保护的单向装置。
[0011]总之，本发明使半导体装置领域的技术人员能够制造且使用(除其它实施方案以外)与现有技术中可实现者相比可吸收更大量的呈瞬态电压浪涌形式的能量且从其复原的TVS装置，因为其可实现更接近于理论值且跨整个p-n结区域的结击穿电压。体现本发明的许多装置具有仅可从其顶部表面接达的端子，且因此促进低成本及高封装密度的装置封装。
[0012]在以下章节中借助于图式描述本发明的示范性实施例。
【附图说明】
[0013]图1描绘体现本发明的方面的示范性装置的俯视图。
[0014]图2描绘体现本发明的方面的示范性装置的横截面视图。
[0015]图3描绘体现本发明的方面的另一示范性装置的横截面视图。
[0016]图4描绘体现本发明的方面的另一示范性装置的横截面视图。
[0017]图5描绘体现本发明的方面的另一示范性装置的横截面视图。
[0018]图6描绘体现本发明的方面的另一示范性装置的横截面视图。
【具体实施方式】
[0019]实例1:对称双向瞬态抑制器
[0020]图1描绘体现本发明的某些方面的部分完成示范性半导体装置芯片100的顶部表面。如所描绘的芯片具有定位于所述芯片的中间部分的两个沟槽110及111。虽然描绘了一个圆形沟槽及一个正方形沟槽，但是其可由其它形状(例如，椭圆形、长方形、多边形及非几何)的沟槽替换。将沟槽110及111中的每一者描绘为构成装置芯片100的完全封闭半导体材料的柱状区。在此实例中，半导体材料是硅，但是也设想了其它半导体材料，例如，碳化硅、氮化镓、砷化镓等。
[0021]此示范性装置的圆形沟槽的内径是150 μπι，且沟槽宽度是1.5 μπι。从硅芯片的顶部表面将沟槽蚀刻到硅芯片中，所述芯片仍然是硅晶片的部分。虽然在示范性芯片中，沟槽是相对于芯片表面垂直地蚀刻，但是也设想了成角度蚀刻，使得沟槽以相对于芯片表面的不同于90度的角度延伸到所述硅芯片中。
[0022]图1中还描绘接触件120及121，硅通过此类接触件120及121接触金属部件130。在此示范性芯片中，接触件是由直径3 μπι的接触孔的群集构成。金属部件130被描绘为接近于正方形，在包含接触区域的大多数金属区域上方具有一层保护性覆层150。穿过保护性覆层150蚀刻出窗开口 140，因此通过窗暴露的金属部件可将芯片100连接到置于(例如)印刷电路板(PCB)上的其它电路组件。
[0023]如所描绘的芯片100具有在晶片处理结束时运用例如圆形据的工具从娃晶片切断的边界。显而易见，当将芯片100封装于芯片尺寸封装(CSP)中时，在封装的四个边沿处，特性圆形锯标记是可见的。还设想了从硅晶片切断芯片的其它工具，例如，激光及水刀。
[0024]如图1中所描绘的芯片还可在被裸片结合到引线框之后运用(例如)塑料模制化合物加以封装。然而，凭借通过窗140将焊料放置于金属部件130上且直接焊接于PCB的表面上或嵌入PCB中，可将呈CSP装置形式的装置容易地并入到PCB中。
[0025]图2描绘示范性半导体芯片200的横截面视图。示范性芯片200包括由元件符号230、240及250指定的三个硅层。层230是η+硅衬底；层240是生长于衬底的顶部上的外延硅层；且层250是外延硅内的掺杂层。出于成本及性能考虑，在具有生长于衬底的表面上的轻掺杂硅外延层的重掺杂衬底晶片上建立此装置通常是有利的。在此示范性芯片中，层230具有最高掺杂剂浓度，且层240具有最低掺杂剂浓度。取决于衬底晶片的直径，衬底与所生长的外延层的组合可具有从300 μ m (在2英寸到3英寸晶片的情况中)到约800 μ m (在12英寸晶片的情况中)的