碳化硅半导体器件的制作方法
【技术领域】
[0001]本发明涉及一种碳化硅半导体器件，特别地，涉及一种具备由包含铝的材料制成的互连层的碳化硅半导体器件。
【背景技术】
[0002]一种示例性的碳化硅半导体器件包括碳化硅衬底以及与碳化硅衬底欧姆接触的主电极。例如，在MOSFET (金属氧化物半导体场效应晶体管)的情况下，需要碳化硅衬底上的欧姆电极作为用作主电极中的一个的源电极。对于具有低接触电阻的欧姆电极来说，已知包含铝的欧姆电极。而且，在欧姆电极上，通常设置互连层。这种互连层通常由诸如Al或其合金的材料制成。例如，WO 2009/128382(专利文献I)公开了一种M0SFET，包括:包含T1、Al和Si的源电极；以及设置在其上并由Al制成的互连层。
[0003]引证文献列表
[0004]专利文献
[0005]PTD 1:W0 2009/128382
【发明内容】
[0006]技术问题
[0007]在常规技术中，互连层中的Al原子会扩散进入主电极，由此改变主电极中的Al原子浓度。因此，主电极的特性会改变。
[0008]已经提出本发明以解决上述问题。本发明的一个主要目的是提供一种具备具有稳定特性的主电极的碳化硅半导体器件。
[0009]问题的解决手段
[0010]本发明的碳化硅半导体器件包括碳化硅衬底、主电极、第一阻挡层以及互连层。主电极直接设置在碳化硅衬底上。第一阻挡层设置在主电极上，且由不包含铝的导电材料制成。互连层设置在第一阻挡层上，通过第一阻挡层与主电极隔开，并且由包含铝的材料制成。
[0011]发明的有益效果
[0012]根据本发明，通过抑制主电极中铝原子浓度的变化，可抑制主电极特性改变。
【附图说明】
[0013]图1是示意性示出本发明第一实施例中的碳化硅半导体器件的构造的局部截面图。
[0014]图2是示意性示出制造图1的碳化硅半导体器件的方法的流程图。
[0015]图3是示意性示出本发明第二实施例中的碳化硅半导体器件的构造的局部截面图。
[0016]图4是示意性示出本发明第三实施例中的碳化硅半导体器件的构造的局部截面图。
[0017]图5是示意性示出本发明第四实施例中的碳化硅半导体器件的构造的局部截面图。
【具体实施方式】
[0018]下文参考【附图说明】本发明的实施例。应当注意在下述附图中，相同或相应的部分由相同的参考符号指定且不再赘述。
[0019]首先，将对于以下⑴至(Xiii)说明实施例的概述。
[0020](i)碳化硅半导体器件101至104中的每一个包括碳化硅衬底10、主电极52、第一阻挡层70a，70p以及互连层60。主电极52直接设置在碳化硅衬底10上。第一阻挡层70a, 70p设置在主电极52上，且由不包含铝的导电材料制成。互连层60设置在第一阻挡层70a, 70p上，通过第一阻挡层70a，70p与主电极52隔开，并且由包含铝的材料制成。
[0021]根据个碳化硅半导体器件101至104中的每一个，第一阻挡层70a，70p设置在互连层60和主电极52之间，由此抑制互连层60中的铝原子扩散进入主电极52。因此，可抑制主电极52中的铝原子浓度改变。因此，能抑制主电极52的特性，尤其是欧姆特性的改变。
[0022](ii)主电极52中添加可有铝。
[0023]因此，可降低主电极52的接触电阻。而且，通过如上所述抑制铝原子浓度的改变可稳定地实现通过添加铝而降低接触电阻。
[0024](iii)碳化硅半导体器件101至104中的每一个可进一步包括栅电极30和层间绝缘膜40。栅电极30设置在碳化硅衬底10上。层间绝缘膜40设置在栅电极上以提供栅电极和互连层60之间的绝缘，且具有接触孔CH。主电极52在接触孔CH中与碳化硅衬底10接触。第一阻挡层70a，70p包括位于互连层60和层间绝缘膜40之间的部分。
[0025]因此，第一阻挡层70a，70p设置在互连层60和层间绝缘膜40之间。因此，可抑制互连层60中的铝原子扩散进入层间绝缘膜40。因此，防止层间绝缘膜40劣化。
[0026](iv)第一阻挡层70a，70p可包括主电极52上延伸至主电极52的端部E52的部分X70，以及从端部E52进一步延伸的部分R70。
[0027]因此，第一阻挡层70a，70p可更确保防止Al原子的扩散。
[0028](V)第一阻挡层70a可完全覆盖主电极52和层间绝缘膜40。
[0029]因此，第一阻挡层70a可防止Al原子完全扩散进入层间绝缘膜40。因此，还抑制层间绝缘膜40劣化。
[0030](vi)碳化硅半导体器件101至104中的每一个可进一步包括第二阻挡层50a, 50po第二阻挡层50a，50p直接设置在层间绝缘膜40上，并且将层间绝缘膜40和主电极52彼此隔开。第二阻挡层50a，50p由与包含铝的材料不同的材料制成。
[0031]因此，可抑制主电极52中的铝原子扩散进入层间绝缘膜40。因此，进一步抑制层间绝缘膜40劣化。
[0032](vii)第二阻挡层50a，50p可具有在主电极52上延伸至主电极52的端部E52的部分X50，以及进一步从端部E52延伸的部分R50。
[0033]因此，第二阻挡层50a, 50p可更确保防止Al原子的扩散。
[0034](viii)第二阻挡层50a可完全覆盖层间绝缘膜40。
[0035]因此，第二阻挡层50a可防止Al原子完全扩散进入层间绝缘膜40。因此，进一步抑制层间绝缘膜40劣化。
[0036](ix)第一阻挡层70a，70p可具有多层结构。
[0037]因此，可对于第一阻挡层70a，70p中面对主电极52的部分71a，71p以及面对互连层60的部分72a，72p而独立于选择适当的材料。
[0038](X)第一阻挡层70a, 70p可包括金属层。
[0039](xi)金属层可以是Ti层、TiW层、Au层以及Pt层中的一种。
[0040](xii)第一阻挡层 70a，70p 可包括 TiN 层 72a，72p。
[0041](xiii)第一阻挡层70a，70p可包括设置在TiN层72a，72p和主电极52之间的Ti层71a，71p，Ti层71a，71p与TiN层72a，72p和主电极52中的每一个接触。
[0042]以下，下文更详细说明作为本申请的发明的实施例的第一至第四实施例。
[0043](第一实施例)
[0044]参考图1，MOSFET 101 (碳化硅半导体器件)具有外延衬底10 (碳化硅衬底)、栅极绝缘膜20、栅电极30、层间绝缘膜40、源电极52 (主电极)、漏电极79、第一阻挡层70a、第二阻挡层50p以及互连层60。
[0045]外延衬底10由碳化硅制成。外延衬底10具有基底衬底11和外延层12。外延层12构成外延衬底10的主表面10A。基底衬底11构成外延衬底10的主表面10B。外延层12具有漂移区13、体区14、源极区15以及接触区16。基底衬底11包含诸如N(氮)的η型杂质且因此具有η型导电性(第一导电类型)。
[0046]漂移区13是形成在基底衬底11的主表面上的外延生长层。与基底衬底11相同，漂移区13包含诸如N(氮)的施主，且因此具有η型导电性。漂移区13中的浓度低于基底衬底11中的浓度。体区14中的每一个都包括位于外延衬底10的主表面1A上的部分。体区14包含诸如Al (铝)或B (硼)的受主，且因此具有P型导电性(第二导电类型)。源极区15中的每一个都包括位于主表面1A上的部分，且形成在体区14中的每一个中，以便它们由体区14围绕。源极区15包含诸如P (磷)的施主，且因此与基底衬底11和漂移区13相同，具有η型导电性。而且，源极区15中的η型