碳化硅半导体器件的制作方法
【技术领域】
[0001 ] 本发明涉及一种碳化硅半导体器件。
【背景技术】
[0002]对于作为广泛应用的功率半导体器件的Si (硅)MOSFET (金属氧化物半导体场效应晶体管)来说，击穿电压的主要决定因素是作为击穿电压保持区的漂移层能承受的电场强度的上限。由Si制成的漂移层可在馈以约0.3MV/cm或更大的电场的部分处被击穿。因此，需要将MOSFET的整个漂移层中的电场强度抑制为小于预定值。最简单的方法是提供具有低杂质浓度的漂移层。但是，这种方法不利地提供MOSFET的大导通电阻。换言之，在导通电阻和击穿电压之间存在折衷关系。
[0003]对于典型的Si MOSFET来说，考虑到由Si的属性值产生的理论限制，日本专利公布N0.9-191109说明了一种导通电阻和击穿电压之间的折衷关系。为了取消这种折衷，其公开了将下P型嵌入层和上P型嵌入层加入提供在η型衬底上的η型基极层中，η型衬底提供漏电极上。通过下P型嵌入层和上P型嵌入层，η型基极层被分成下区段、中区段和上区段，它们每一个都具有相等的厚度。根据本公开内容，由三个区段中每一个保持相等的电压，由此将各个区段的最大电场保持为等于或小于临界电场强度。
[0004]而且，上述公开内容公开了提供具有保护环(也称为“场限制环”)的终端结构。具体地，在终端结构中，在分别对应于上述三个区段的深度位置处提供保护环。更具体地，在终端部中，嵌入的保护环分别提供在彼此不同的两个深度位置处的η型基极层中，并且保护环也提供在η型基极层的表面处。借助这三种类型的保护环，各个区段的最大电场也保持为等于或小于终端结构中的临界强度。
[0005]此外，更通常地，已经更广泛地应用了上述的终端结构，其在不具有嵌入保护环的情况下仅在η型基极层的表面处具有保护环。
[0006]引证文献列表
[0007]专利文献
[0008]PTD 1:日本专利公布 N0.9-191109
【发明内容】
[0009]技术问题
[0010]对于相对导通电阻和击穿电压之间的折衷而提供进一步改进的方法来说，近年来，已经积极地探讨了采用SiC来替代Si。与Si不同，SiC是一种完全能承受0.4MV/cm或更大的电场强度的材料。换言之，在这种电场强度下，Si层很可能被击穿，而SiC层不会击穿。当能够施加这种高电场时，在由MOSFET结构中特定位置处的电场浓度造成的击穿方面会产生问题。例如，在沟槽型MOSFET的情况下，由栅极绝缘膜中而不是SiC层的电场浓度造成的栅极绝缘膜的击穿现象是击穿电压的主要决定因素。因此，击穿电压的决定因素在Si半导体器件和SiC半导体器件之间是不同的。因此，为了提高SiC半导体器件的击穿电压，简单地采用假设采用Si的上述公开内容的技术不是最好的解决手段。因此，对于保持击穿电压的终端结构来说，优选采用用于SiC半导体器件的最佳的方案。
[0011]根据上述公开内容中说明的技术，平面布局中的终端结构的面积直接导致半导体器件的面积的增加。但是，希望半导体器件具有更小的尺寸。
[0012]已经提出本发明以解决上述问题，并且其目的是提供一种具有高击穿电压和小尺寸的碳化硅半导体器件。
[0013]问题的解决手段
[0014]本发明的碳化硅半导体器件具有包括中心部和围绕中心部并构成外边缘的外边缘部的平面布局。碳化硅半导体器件包括碳化硅膜、第一电极以及第二电极。碳化硅膜具有第一主表面以及在厚度方向上与第一主表面相反的第二主表面。碳化硅膜具有构成第一主表面的第一范围以及构成第二主表面的第二范围，第一和第二范围在第一和第二范围之间具有与第一和第二主表面分离的界面IF。第一范围包括第一击穿电压保持层以及外边缘嵌入区，第一击穿电压保持层构成第一主表面并具有第一导电类型，外边缘嵌入区部分提供在外边缘部中的界面处并具有第二导电类型。第二范围包括构成界面并具有第一导电类型的第二击穿电压保持层。第一和第二击穿电压保持层构成嵌入有外边缘嵌入区的击穿电压保持区。第二范围提供有用于控制从第二主表面和界面中的一个流至另一个的电流的半导体元件。第一范围具有中心区段和外边缘区段，中心区段在厚度方向上面对中心部中的半导体元件，外边缘区段在厚度方向上面对外边缘部中的半导体元件。在界面处，外边缘区段通过具有外边缘嵌入区的至少一部分而包括具有与中心区段的杂质浓度不同的杂质浓度的部分，杂质提供第二导电类型。第一电极面对中心部和外边缘部的每一个中的第一主表面。第二电极与中心部和外边缘部中的每一个中的第二主表面接触。
[0015]根据该碳化硅半导体器件，外边缘部具有在厚度方向上面对半导体元件的外边缘区段。即，半导体元件不仅提供在中心部中，还提供在外边缘部中。而且，外边缘区段通过具有外边缘嵌入区的至少一部分而包括具有与中心区段的杂质浓度不同的杂质浓度的部分。因此，外边缘区段可提供有用于提高击穿电压的终端结构。如上所述，半导体元件和终端结构都可提供在外边缘部中，因此在提高击穿电压的同时可使器件尺寸变小。
[0016]优选地，外边缘嵌入区包括保护环区。保护环区在界面处围绕中心部。因此，可进一步提高击穿电压。
[0017]优选地，第一范围包括缓和区。缓和区部分提供在界面处，在界面处由外边缘嵌入区围绕，具有包括在中心部中的至少一部分，且具有第二导电类型。因此，可进一步提高击穿电压。
[0018]优选地，外边缘嵌入区包括结终端区。结终端区与缓和区接触并具有低于缓和区的杂质浓度的杂质浓度。因此，可进一步提高击穿电压。
[0019]优选地，第一范围包括场停止区。场停止区部分提供在外边缘部的界面处，在界面处围绕外边缘嵌入区，具有第一导电类型，并具有高于第一击穿电压保持层的杂质浓度的杂质浓度。因此，可进一步提高击穿电压。
[0020]发明的有益效果
[0021]如上所述，根据不能发明，可获得具有高击穿电压以及小尺寸的碳化硅半导体器件。
【附图说明】
[0022]图1是示意性示出本发明的一个实施例中的碳化硅半导体器件的构造的平面图。
[0023]图2是沿图1的线I1-1I截取的局部截面示意图。
[0024]图3是沿图1的虚线部III的碳化硅半导体器件中包括的碳化硅膜的局部截面透视示意图。
[0025]图4是示意性示出制造图2的碳化硅半导体器件的方法的第一步骤的局部截面图。
[0026]图5是示意性示出制造图2的碳化硅半导体器件的方法的第二步骤的局部截面图。
[0027]图6是示意性示出制造图2的碳化硅半导体器件的方法的第三步骤的局部截面图。
[0028]图7是示意性示出制造图2的碳化硅半导体器件的方法的第四步骤的局部截面图。
[0029]图8是示意性示出制造图2的碳化硅半导体器件的方法的第五步骤的局部截面图。
[0030]图9是示意性示出制造图2的碳化硅半导体器件的方法的第六步骤的局部截面图。
[0031]图10是示意性示出制造图2的碳化硅半导体器件的方法的第七步骤的局部截面图。
[0032]图11是示意性示出制造图2的碳化硅半导体器件的方法的第八步骤的局部截面图。
[0033]图12是示意性示出制造图2的碳化硅半导体器件的方法的第九步骤的局部截面图。
[0034]图13是示意性示出制造图2的碳化硅半导体器件的方法的第十步骤的局部截面图。
[0035]图14是示意性示出图2的变型中的碳化硅半导体器件的构造的局部截面图。
[0036]图15是示意性示出碳化硅半导体器件中包括的碳化硅膜的表面中的微小结构的局部截面图。
[0037]图16示出4H多晶型的六方晶体中的(000-1)面的晶体结构。
[0038]图17示出沿图16的线XV1-XVI的(11_20)面的晶体结构。
[0039]图18示出在(11-20)面内在具有图15的组合面的表面附近的晶体结构。
[0040]图19示出当从(01-10)面观察时的图15的组合面。
[0041]图20是示出在执行热蚀刻的情况以及不执行热蚀刻的情况的每一种情况下，当宏观观察时，在沟道迀移率和在沟道表面与(000-1)面之间的角度之间的示例性关系的曲线图。
[0042]图21是示出在沟道迀移率和在沟道方向与〈0-11-2〉方向之间的角度之间的示例性关系的曲线图。
[0043]图22示出图15的变型。
【具体实施方式】
[0044]以下基于【附图说明】本发明的一个实施例。应当注意在下述附图中，相同或相应的部分由相同的参考符号表示，且不再赘述。对于本说明中的晶体学表示来说，单独的晶向由[]表示，组晶向由〈> 表示，且单独的晶面由O表示，且组晶面由{}表示。此外，负的晶体学指数通常由置于数字上的(横杠)表示，但是在本说明书中由置于数字前的负号表
不O
[0045](碳化娃半导体器件的构造)
[0046]如图1中所示，作为功率半导体器件的MOSFET 200 (碳化硅半导体器件)具有包括中心部PC和围绕中心部PC并构成外边缘的外边缘