部PT。
[0047]如图2中所示，MOSFET 200具有单晶衬底80、外延膜90 (碳化硅膜)、栅极氧化物膜91 (栅极绝缘膜)、栅电极92、层间绝缘膜93、源电极94 (第二电极)、源极互连层95、以及漏电极98 (第一电极)。
[0048]单晶衬底80由η型(第一导电类型)碳化硅制成。单晶衬底80优选具有六方晶体结构，更优选地，具有4Η多晶型。
[0049]外延膜90 (图3)是外延形成在单晶衬底80上的膜。如图2中所示，外延膜90具有下表面Pl (第一主表面)以及在厚度方向(图2中的纵向)上与下表面Pl相反的上表面Ρ2(第二主表面)。外延膜90具有构成下表面Pl的下范围RA (第一范围)以及构成上表面Ρ2的上范围RB(第二范围)。在下范围RA和上范围RB之间，下范围RA和上范围RB具有与下表面Pl和上表面Ρ2中的每一个分离的截面IF。
[0050]下范围RA具有下漂移层81A(第一击穿电压保持层)、缓和区71、外边缘嵌入区TB、以及场停止区74。下漂移层81A构成下表面P1。下漂移层81A具有η型(第一导电类型)。下漂移层81Α优选具有低于单晶衬底80的杂质浓度的杂质浓度。下漂移层81Α优选具有不小于IX 115CnT3且不大于5 X 10 16CnT3的杂质浓度，例如8 X 10 15cnT3。
[0051]缓和区71部分提供在界面IF处，由界面IF处的外边缘嵌入区TB围绕，且具有包括在中心部PC中的至少一部分。缓和区71具有P型。缓和区71优选具有不小于约2.5 X 113CnT3的杂质浓度。
[0052]外边缘嵌入区TB部分提供在外边缘部PT的界面IF处，且具有p型(第二导电类型)。外边缘嵌入区TB具有JTE (结型终端延伸)区72和保护环区73。JTE区72与缓和区71接触，且优选在界面IF处围绕中心部PC。JTE区72具有低于缓和区71的杂质浓度的杂质浓度。在界面IF处，保护环区73围绕中心部PC。保护环区73与JTE区72分离。保护环区73优选具有低于缓和区71的杂质浓度的杂质浓度，且例如具有与JTE区72的杂质浓度相同的杂质浓度。
[0053]场停止区74部分提供在外边缘部PT中的界面IF处，并在界面IF处围绕外边缘嵌入区TB。场停止区74具有η型且具有高于下漂移层81Α的杂质浓度的杂质浓度。
[0054]如图2和图3中所示，上范围RB具有上漂移层81Β(第二击穿电压保持层)、基极层82 (沟道形成区)、源极区83以及接触区84。上漂移层81Β构成界面IF。上漂移层81B具有η型。上漂移层81Β的杂质浓度例如与下漂移层81Α相同。
[0055]基极层82提供在上漂移层8IB处。基极层82具有ρ型。基极层82的杂质浓度例如是I X 118Cm-3O源极区83提供在基极层82上，且通过基极层82与上漂移层81B分离。源极区83具有η型。接触区84连接至基极层82。接触区84具有ρ型。
[0056]在中心部PC和外边缘部PT中的每一个中，沟槽TR提供在外延膜90的上范围RB的上表面Ρ2中。沟槽TR具有侧壁表面SW和底表面ΒΤ。侧壁表面SW通过源极区83和基极层82延伸至上漂移层81Β。因此，侧壁表面SW包括由基极层82构成的部分。
[0057]栅极氧化物膜91覆盖沟槽TR的侧壁表面SW和底表面BT中的每一个。栅极氧化物膜91具有在基极层82上将漂移层81Β和源极区83彼此连接的部分。
[0058]栅电极92用于MOSFET 200的导通状态和截止状态之间切换。栅电极92提供在栅极氧化物膜91上。栅电极92设置在侧壁表面SW上，且栅极氧化物膜91插入其间。
[0059]根据上述构造，具有MOS结构的晶体管元件EL(半导体元件)形成在提供在上范围RB中的沟槽TR的侧壁表面SW上。借助施加至栅电极92的栅电势，晶体管元件EL可控制从源电极94至集电极电极98的作为载流子的电子的流动。换言之，借助栅电势，晶体管元件EL可控制上表面Ρ2和界面IF中的一个至另一个的电流。
[0060]下范围RA具有中心区段CC、外边缘区段CT以及附加区段CE。中心区段CC在厚度方向上面对中心部PC中的晶体管元件EL。外边缘区段CT在厚度方向上面对外边缘部PT中的晶体管元件EL。附加区段CE设置在相对于外边缘部PT中的外边缘区段CT的外侧处，且在厚度方向上不面对晶体管元件EL。
[0061]在界面IF处，外边缘区段CT具有JTE区72和保护环区73 (外边缘嵌入区TB的至少一部分)。对于受主杂质(提供P型的杂质)来说，在界面IF处，JTE区72和保护环区73中的每一个的杂质浓度都低于缓和区71的杂质浓度。因此，对于受主杂质来说，在界面IF处，JTE区72和保护环区73中每一个都具有不同于缓和区71的杂质浓度的杂质浓度。如上所述，对于提供P型的杂质来说，在界面IF处，外边缘区段CT通过具有外边缘嵌入区TB的至少一部分而包括具有与中心区段CC的杂质浓度不同的杂质浓度的部分。
[0062]在界面IF处，附加区段CE具有保护环区73和场停止区73。应当注意，附加区段CE可不具有保护环区73且可还不具有场停止区74。而且，通过省略附加区段CE，外边缘区段CT可位于最外边缘处。
[0063]源电极94与中心部PC和外边缘部PT中的每一个处的上表面Ρ2接触。具体地，源电极94与源极区83和接触区84中每一个接触。源电极94是欧姆电极且例如由硅化物制成。源极互连层95与源电极94接触。源极互连层95例如是铝层。层间绝缘膜93在栅电极92和源极互连层95之间绝缘。
[0064]漏电极98面对中心部PC和外边缘部PT中的每一个中的下表面Pl。具体地，漏电极98提供在外延膜90的下表面Pl上，且单晶衬底80插入其间。
[0065]应当注意，下漂移层81Α和上漂移层81Β构成其中嵌入了外边缘嵌入区TB、缓和区71以及场停止区74的漂移区81 (击穿电压保持区)。在截止状态期间，当电压施加在源电极94和漏电极98之间以致漂移区81中的最大电场强度变成0.4MV/cm或更大时，MOSFET200优选构造为使得上范围RB中的最大电场强度变得小于下范围RA中的最大电场强度的一半。可在缓和区71、JTE区72以及保护环区73的杂质浓度足够高时获得这种构造。
[0066]底表面BT通过上范围RB与下范围RA分离。在本实施例中，底表面BT具有基本上平行于外延膜90的上表面P2的平坦形状。应当注意底表面BT可不为平坦表面，且从图2的截面观察时，可以是基本上点的形式，且在这种情况下，沟槽TR具有V形。
[0067]侧壁表面SW相对于外延膜90的上表面P2倾斜，且因此沟槽TR以锥形方式朝向开口扩展。侧壁表面SW的面取向优选相对于{000-1}面倾斜不小于50°且不大于80°，且更优选相对于(000-1)面倾斜不小于50°且不大于80°。当宏观观察时，侧壁表面SW可具有{0-33-8}、{0-11-2}、{0-11-4}以及{0-11-1}的面取向中的一种。应当注意，{0-33-8}的面取向相对于{000-1}面具有54.7°的倾斜角。{0-11-1}的面取向相对于{000-1}面具有75.1°的倾斜角。因此，{0-33-8}、{0-11-2}、{0-11-4}以及{0-11-1}的面取向对应于54.7°至75.1°的倾斜角。考虑到存在相对于倾斜角约5°的制造误差，执行处理以使侧壁表面SW相对于{000-1}面倾斜不小于约50°且不大于约80°，由此侧壁表面SW的宏观面晶向可能对应于{0-33-8}、{0-11-2}、{0-11-4}以及{0-11-1}中的一种。优选地，侧壁表面SW特别在基极层82上的一部分处具有预定晶面(也称为“特定面”)。以下将说明特定面的细节。
[0068](制造碳化硅半导体器件的方法)
[0069]如图4中所示，在单晶衬底80上，借助碳化硅的外延生长形成下漂移层81A。其上执行外延生长的表面优选相对于{000-1}面具有8°或更小的倾斜角，更优选，相对于(000-1)面具有8°或更小的倾斜角。可通过CVD方法执行外延生长。对于原料气体来说，例如可采用硅烷(SiH4)和丙烷(C3H8)的混合气体。在这种情况下，例如优选引入氮(N)或憐(P)作为杂质。
[0070]如图5中所示，通过将杂质离子注入界面IF形成杂质区，界面IF在此时间点暴露。具体地，在中心区段CC的界面IF处部分形成缓和区71。而且，在外边缘部PT中，在界面IF处部分形成JTE区72、保护环区73以及场停止区74。可以任意顺序形成杂质区。对于受主杂质来说，例如可采用铝。对于施主杂质来说，例如可采用磷。
[0071]如图6中所示，通过与下漂移层81A相同的方法形成上漂移层81B。因此，获得具有下范围RA和上范围RB的外延膜90。
[0072]如图7中所示，通过将杂质离子注入外延膜90的上表面P2中形成杂质区。具体地，基极层82形成在上漂移层81B上。而且，通过基极层82与上漂移层81B分离的源极区83形成在基极层82上。而且，接触区84形成为从上表面P2延伸至基极层82。可以任意顺序形成杂质区。随后，执行热处理以活化杂质。优选在不小于1500°C且不