一种高可靠性p型碳化硅纵向金属氧化物半导体管的制作方法
【技术领域】
[0001]本发明主要涉及高压功率半导体器件领域，具体来说，是一种高可靠性P型碳化硅纵向金属氧化物半导体管，适用于航天、航空、石油勘探、核能、雷达与通信等高温、高频、大功率、强辐射等极端环境并存的应用领域。
【背景技术】
[0002]碳化硅是近十几年来迅速发展起来的宽禁带半导体材料之一。与广泛应用的半导体材料硅、锗以及砷化镓相比，碳化硅具有宽禁带、高击穿电场、高载流子饱和漂移速率、高热导率及高功率密度等优点，是制备高温、大功率、高频器件的理想材料。目前美、欧、日等发达国家已经基本解决了碳化硅单晶生长和同质外延薄膜等问题，在大功率半导体器件领域占据主导地位。据报道，2014年I月中国首次实现碳化硅大功率器件的批量生产，在以美、欧、日为主导的半导体领域形成突破。
[0003]纵向金属氧化物半导体管(VerticalDiffused Metal Oxide Semiconductor，简称VDMOS)是一种理想的开关器件和线性放大器件，它具有开关速度快、保真度高、频率响应好、热稳定性高等优点，在功率器件中占有极为重要的地位。在传统的硅基VDMOS中，其电流传输能力受限于降低导通电阻和提高击穿电压这一对矛盾关系上，为获得较高的击穿电压必须采用高电阻率的漂移区，因此限制了其在高压电路领域的应用。而碳化硅材料由于具有较大的临界击穿电场，在耐压与面积相同的情况下，碳化硅VDMOS的导通电阻要比硅基VDMOS至少小两个数量级，因而在高压应用领域，碳化硅VDMOS具有十分明显的优势。
[0004]非钳位感性负载开关状态(Unclamped Inductive Switching，简称UIS )是一种功率VDMOS器件的非典型开关工作状态，当器件的负载端存在未经钳位的电感负载时，在开关关断瞬间，由于电感负载中的能量不能马上释放，会在VDMOS的负载端感生出很高的电压尖峰，超过器件的体击穿电压，使器件在瞬时发生雪崩击穿。此时，由于较高的碰撞电离率，器件积累区中产生大量高能量的电子空穴对，对于P型VDMOS器件其中空穴被漏端收集，而电子则在纵向电场的作用下注入到积累区上方的氧化层中并被其中的陷阱俘获。在实际应用中，当器件反复受到UIS应力的冲击时，氧化层中会逐渐注入大量的负电荷，这些负电荷会导致器件的导通电阻与阈值发生严重退化，器件的电流密度与结温迅速增加，最终造成器件失效。由于UIS是一个瞬时的工作状态，很难完全避免，这需要功率器件具备一定的抗击UIS冲击的能力，才能阻止器件的失效。为解决这一困扰，常规的做法是，增大VDMOS器件的面积，提高器件通过大电流的能力，这无疑会增加器件的制造成本；或者改变结构中影响VDMOS器件UIS能力的区域的掺杂浓度，这样做虽然可以提高器件抗击UIS冲击的能力，但会影响其他电学性能参数。
【发明内容】
[0005]本发明就是针对上述问题，提出了一种高可靠性P型碳化硅纵向金属氧化物半导体管，该结构的器件在保持器件击穿电压和导通电阻等其他电学参数基本不变的前提下，有效降低器件表面的局部峰值碰撞电离率和易发生雪崩击穿的关键位置的纵向电场，有效地提高了器件抗击重复UIS冲击的能力，延长了器件的使用寿命。
[0006]本发明采用如下技术方案:一种高可靠性P型碳化硅纵向金属氧化物半导体管，所述高可靠性P型碳化硅纵向金属氧化物半导体管为轴对称结构，包括:p型衬底，在P型衬底的一侧连接有漏极金属，在P型衬底的另一侧设有P型漂移区，在P型漂移区中对称设置一对N型基区，在N型基区中设有P型源区和N型体接触区，在P型漂移区的表面设有绝缘层，在绝缘层的表面设有多晶硅栅，在多晶硅栅及P型源区上设有场氧化层，在P型源区和N型体接触区连接有源极金属，其特征在于，绝缘层采用多阶栅氧化层结构，其中一阶栅氧化层始于一个N型基区内的P型源区的边界上方、延伸并止于另一个N型基区内的P型源区的边界，2阶及2阶以上的栅氧化层位于两个N型基区之间的P型漂移区的上方，各阶栅氧化层的宽度随着阶数的升高逐阶变小且相邻两阶栅氧化层中的高阶氧化层覆盖低阶氧化层的中心位置。
[0007]多阶栅氧化层整体呈对称的多级“台阶”状，所述栅氧化层的多阶氧化层结构不局限于2阶，可根据应用需求设计为3阶或者更多，如果采用3阶或者更多阶结构，则第二阶氧化层的厚度可以设计得更薄。
[0008]与现有技术相比，本发明具有如下优点:
(1)、本发明器件绝缘层采用多阶栅氧化层结构，通过增加器件易发生雪崩击穿的关键位置的氧化层厚度降低器件表面局部峰值碰撞电离率和纵向电场，有效地提高了器件的UIS可靠性，延长了器件的使用寿命。图4为本发明结构的器件与常规结构器件碳化硅与栅氧化层界面的碰撞电离率分布对比图，如图所示采用本发明结构可以有效降低器件表面的局部峰值碰撞电离率，减少电子空穴对的产生，从而减少注入到氧化层中的负电荷的数量，提高了器件的UIS可靠性。图5为采用本发明结构的器件与常规结构器件碳化硅与栅氧化层界面的纵向电场分布对比图，由图可见采用本发明结构有助于降低器件表面易发生雪崩击穿的关键位置的纵向电场，进而有效的减小了器件在UIS状态下发生雪崩击穿时电子注入到栅氧化层的概率，提高了器件抗雪崩击穿的能力，延长了器件的使用寿命。
[0009](2)、本发明的好处在于采用本发明结构的器件与常规器件相比器件的整体击穿特性和导通电阻基本保持不变。图6为采用本发明结构器件与常规器件的理想关态击穿特性比较图，如图所示，采用本发明结构对器件理想击穿电压的影响幅度很小，对器件击穿特性的影响几乎可以忽略不计。图7为采用本发明结构器件与常规器件的开态1-V特性比较图，如图所示，因为本发明着重设计了多阶栅氧化层的尺寸以及和N型基区的位置关系，使多阶氧化层对器件的沟道区和漂移区电阻的影响降到最低，因此本发明结构的器件与常规器件的导通电阻相差不大。
[0010](3)、本发明增加了多晶硅栅和漂移区交叠部分的距离，减小了栅氧化层电容和耗尽区电容，有效减小器件开启所需要的电荷量(Qg)，降低器件的开关损耗，提高器件的开关速度。
[0011](4)、基于本发明的原理，还可以把栅氧化层做成3阶或者更多，如图3所示。需要指出的是，如果采用3阶氧化层，则第二阶氧化层的厚度可以设计得更薄，这使对应该位置的纵向电场和局部峰值碰撞电离率分布的更加均匀，从而可以进一步解决纵向电场和局部峰值碰撞电离率的均匀分布问题，如图4和图5所示，同时，器件的导通电阻和击穿电压与原结构的差别也更小，如图6和图7所示。
[0012](5)、本发明器件的制造与现有工艺完全兼容，而且制作工艺也十分简单，仅需在制造常规结构工艺流程的基础上增加栅氧化层的厚度，同时增加一步刻蚀工艺将栅氧化层做成多阶结构即可。
【附图说明】
[0013]图1是常规结构的P型碳化硅纵向金属氧化物半导体管的器件结构剖面图。
[0014]图2是采用本发明改进后的具有2阶栅氧化层的高可靠性P型碳化硅纵向金属氧化物半导体管的器件结构剖面图。
[0015]图3是采用本发明改进后的具有3阶栅氧化层的高可靠性P型碳化硅纵向金属氧化物半导体管的器件结构剖面图。
[0016]图4是采用本发明结构的器件与常规器件沿碳化硅和二氧化硅接触面横切面方向的碰撞电离率分布比较图。可以看出因为关键位置处氧化层变厚，采用本发明结构的器件与常规器件相比局部峰值碰撞电离率明显降低，可以有效减少电子空穴对的产生，从而减少注入到氧化层中的负电荷的数量，提高了器件的UIS可靠性。
[0017]图5是采用本发明结构的器件与常规器件沿碳化硅和二氧化硅接触面横切