半导体装置的制造方法
【技术领域】
[0001] 本发明涉及一种用于形成大于或等于600V的高耐压功率模块的半导体装置。
【背景技术】
[0002] 在电力用半导体装置中，在形成有晶体管的激活区域的周围配置有终端区域。为 了提高耐压，提出了在终端区域设置彼此分离的多个P型环层、彼此连接的1个或者多个P 型层的技术（例如，参照专利文献1)。
[0003] 专利文献1:日本特表2001-522145号公报
【发明内容】
[0004] 但是，为了提高耐压，需要增加P型环层的数量，因此，会使芯片面积变大。另外， 由于最外周的P型环层的曲率较高，因此，会产生强电场而限制耐压的上限，降低断开切断 (turn_offbreaking)能力。
[0005] 在终端区域设置P型层的情况下，P型层的剂量的容许范围较窄，因此，难以进行 工艺控制，不良率较高。如果超出容许范围，则会在P型层的激活区域侧或者外侧的端部产 生强电场而限制耐压的上限。另外，在形成多个P型层的情况下，需要多个照片制版和离子 注入工序，会使制造工艺变复杂，提高产品的成本。
[0006] 本发明就是为了解决上述的课题而提出的，其目的在于得到一种半导体装置，该 半导体装置能够在不损害电气特性的状态下使芯片面积缩小，提高断开切断能力，扩大P 型剂量的容许范围，通过简单的制造工艺进行制造。
[0007] 本发明所涉及的半导体装置具有大于或等于目标耐压的耐压，在硅衬底设置形 成有晶体管的激活区域、和配置在所述激活区域的周围的终端区域，该半导体装置的特征 在于，所述终端区域具有环状区域，在所述环状区域，周期性地并排设置环状的多个P型环 层，所述环状区域被分为分别包含所述多个P型环层的多个单元，各单元的宽度是固定的， 将所述环状区域内的P型杂质总数设为N、所述目标耐压设为BV[V]、各单元的宽度设为 SandL[ym]、所述多个单元的数量设为num，并满足下述关系，
[0008]N彡（MXBV)Y、M=IO4~105、y= 0? 55 ~1. 95
[0009]SandLXnumXEcri^ 2XaXBV
[0010] Ecri = 2. 0~3. OX IO5 [V/cm]、a = IO0~10 1
[0011] 所述多个单元的所述P型环层的宽度朝向所述终端区域的外侧线性地变小。
[0012] 发明的效果
[0013] 通过本发明，能够在不损害电气特性的状态下使芯片面积缩小，提高断开切断能 力，扩大P型剂量的容许范围，通过简单的制造工艺进行制造。
【附图说明】
[0014] 图1是表示本发明的实施方式1所涉及的半导体装置的俯视图。
[0015] 图2是沿图1的I-II线的剖面图。
[0016]图3是表示修正系数Y、M的二维模拟所用模型的图。
[0017]图4是表示由二维模拟计算出的杂质总数与耐压的关系的图。
[0018]图5是表示在满足条件2、3的情况下的耐压^^@与P型杂质总数N的关系的图。
[0019]图6是表示修正系数a的二维模拟所用模型的图。
[0020] 图7是表示修正系数a的二维模拟所用模型的图。
[0021]图8是表示在满足条件1、3的情况下的耐压BVce^SandLXnum的关系的图。
[0022] 图9是表示在满足条件1、2的情况下的耐压8^与变化量0的关系的图。
[0023] 图10是表示4500V级别的IGBT的终端区域的表面（图2的I-II)的电场分布的 图。
[0024] 图11是表示对比例1所涉及的半导体装置的剖面图。
[0025] 图12是表示对比例2所涉及的半导体装置的剖面图。
[0026] 图13是表示对比例3所涉及的半导体装置的剖面图。
[0027] 图14是表示在耐压特性的评价实验中使用的评价电路图的图。
[0028] 图15是表示耐压漏电流特性的评价结果的图。
[0029]图16是表示在模拟内部解析中施加相同电压的情况下（@VCE= 4500V)，在终端区 域的表面（图2的I-II)处的电场分布的图。
[0030] 图17是表不耐压与P型剂量偏差的关系的图。
[0031] 图18是表示在断开特性的评价实验中使用的评价电路的图。
[0032] 图19是表示断开特性的评价结果的图。
[0033] 图20是表示断开切断能力（Jc(break))与Vcc的关系的图。
[0034] 图21是表示本发明的实施方式2所涉及的半导体装置的俯视图以及剖面图。
[0035] 图22是表示本发明的实施方式3所涉及的半导体装置的俯视图以及剖面图。
[0036] 图23是表示本发明的实施方式4所涉及的半导体装置的剖面图。
[0037] 图24是表示本发明的实施方式5所涉及的半导体装置的俯视图以及剖面图。
[0038] 图25是表示本发明的实施方式6所涉及的半导体装置的俯视图以及剖面图。
[0039] 图26是表示本发明的实施方式7所涉及的半导体装置的剖面图。
[0040] 图27是表示本发明的实施方式7所涉及的半导体装置的变形例的剖面图。
[0041] 图28是表示本发明的实施方式8所涉及的半导体装置的剖面图。
[0042] 图29是表示本发明的实施方式9所涉及的半导体装置的剖面图。
[0043] 图30是表示本发明的实施方式10所涉及的半导体装置的剖面图。
[0044] 图31是表示本发明的实施方式11所涉及的半导体装置的俯视图以及剖面图。
[0045] 图32是表示本发明的实施方式12所涉及的半导体装置的俯视图以及剖面图。
【具体实施方式】
[0046] 参照附图，对本发明的实施方式所涉及的半导体装置进行说明。有时对相同或者 相对应的结构要素标注相同的标号，并省略重复的说明。
[0047] 实施方式1.
[0048] 图1是表示本发明的实施方式1所涉及的半导体装置的俯视图。在硅衬底设置有 形成有晶体管的激活区域、配置在激活区域的周围的终端区域、以及配置在两者之间的主PN结区域。当晶体管ON时，在激活区域流过主电流，但在终端区域不流过主电流。当晶体 管OFF时，通过施加偏置，在终端区域使耗尽层在器件横向上延伸，保持耐压。由此，半导体 装置具有大于或等于目标耐压的耐压。
[0049] 图2是沿图1的I-II线的剖面图。在激活区域中，在，型漂移层1上依次设置 有N型层2和P型发射极层3。以贯穿N型层2以及型P型发射极层3的方式设置有多个 沟槽栅极4。在多个沟槽栅极4之间，在P型发射极层3的一部分中设置有P+型接触层5。 硅衬底上的发射极电极6与P+型接触层5连接。通过层间绝缘膜7,将发射极电极6与沟 槽栅极4绝缘。在f型漂移层1的下侧依次设置有N型层8和P型集电极层9。P型集电 极层9与集电极电极10连接。这些结构构成晶体管即IGBT。
[0050] 在主PN结区域中，在f型漂移层1上设置有P型层11。终端区域具有环状区域 LNFLR(Linearly_NarrowedFieldLimitRing)。在环状区域LNFLR，在N-型漂移层 1 上周 期性地并排设置有环状的多个P型环层12a~12f。在其外周侧设置有沟道截断区域。在 沟道截断区域，在f型漂移层1上设置有N型层13。N型层13与电极14连接。在主PN结 区域和终端区域的顶面侧覆盖有绝缘膜15、16。
[0051] 此外，主PN结区域与激活区域的边界部是激活区域的最外周的P+型接触层5的主 PN结区域侧的端部。主PN结区域与终端区域的边界部是P型层11的终端区域侧的端部。
[0052] 环状区域LNFLR被分为分别包含多个P型环层12a~12f中的1个P型环层的多 个单元，各单元的宽度SandL是固定的。将环状区域LNFLR内的离子化的P型杂质总数设 为N、目标耐压设为BV[V]、各单元的宽度设为SandL[ym]、多个单元的数量设为num，并满 足下述条件。
[0053] N彡（MXBV)Y、M=IO4~105、y= 0? 55 ~1. 95(条件 1)
[0054]Sand