专利名称：稳定sram单元的制作方法
技术领域：
本发明整体涉及半导体存储器，尤其涉及稳定静态随机存取存储单元。
背景技术：
半导体存储器件包括例如静态随机存取存储器，或SRAM，以及动态随机存取存储 器，或DRAM。DRAM存储单元仅具有一个晶体管和一个电容器，因此其提供高度集成。由于 DRAM要求不断刷新，因此其功率消耗和慢速度限制了其主要用于计算机主存储器的使用。 换句话说，SRAM单元是双稳态的，意味着只要提供足够的功率，它就可以无限期地保持其状 态。SRAM可以以更高速度操作，消耗更低的功率，因此计算机缓存存储器使用专用SRAM。其 他应用包括嵌入式存储器和联网设备存储器。SRAM单元的一种众所周知的传统结构为包括六个金属氧化物半导体(MOS)晶体 管的六晶体管(6-T)单元。如图1所示，6-T SRAM单元100包括两个相同的交叉连接的倒 相器102和104，形成锁存电路，即，一个倒相器的输出连接至另一个倒相器的输入。锁存电 路连接于电源和地电位之间。参考图1，每个倒相器102或104均分别包括匪OS下拉晶体管115或125和PMOS 上拉晶体管110或120。倒相器的输出用作两个存储节点，Q和QB。当存储节点之一被拉 到低电压时，另一个存储节点被拉到高电压，形成互补对(complimentary pair)。互补位线 对BL和BLB分别经由一对传输门晶体管130和135连接至存储节点Q和QB。传输门晶体 管130和135的栅极连接至字线WL。当字线电压被切换到系统高电压时，传输门晶体管130和135接通，以允许存储节 点Q和QB可分别由位线对BL和BLB存取。当字线电压被切换至系统低电压时，传输门晶 体管130和135被切断并且存储节点Q和QB基本上与位线对BL和BLB隔离，并且存储节 点Q和QB的状态几乎无限期地保持。只要交叉连接的倒相器102和104与外界隔离，它们 就继续相互促进。写操作通过将待要写入的状态施加至位线BL和位线BLB来执行。例如，为了写入 状态“1”，系统低电压被施加在位线BL上，反之，系统高电压(例如，电源电压(Vdd))被施 加在位线BLB上。然后，字线WL生效并且将被存储的值在覆写(overriding)交叉连接的 倒相器102和104的相对较弱晶体管时被锁存。当系统低电压被施加在位线BL上时，PMOS 上拉晶体管120被压制(overpowered)并且驱动倒相器102的输出为高，将“ 1 ”锁存在单 元的节点QB中。在读取操作的开始时间之前，传输门晶体管130和135被切断，这是由于字线电压 低，例如，在0V。读取操作通过预充电位线BL和BLB以提供电压Vdd，并且然后将传输门晶 体管130和135的栅极电压升高(通过字线WL)来执行。单元100的状态(存储节点Q和QB上的电位)改变了位线对BL和BLB之一的电压。例如，假设先前存储的数据是1，这意 味着存储节点Q处于低电压并且存储节点QB处于高电压，当字线WL被激活时，传输门晶体 管130和135被接通。存储在存储节点Q中的数据“0”将导致位线BL经由传输门晶体管 130被放电至“0”。读出放大器电路检测识别存储状态的位线对BL和BLB之间的电压差。当存储器开始控制高性能应用中的芯片面积时，SRAM变为缩放技术的焦点。传统 上，SRAM单元尺寸利用缩放技术被缩放。然而，在表现较好的缩放技术中，可变性急剧增加， 对传统缩放方法具有挑战性。SRAM器件对处理导致的变化以及固有阈值电压变化(诸如由 随机掺杂变化引起的)非常敏感，这是由于SRAM器件使用最小栅极长度和栅极宽度器件来 制造。可变性在SRAM中是非常显著的，这是由于在不对逻辑上的多个单元进行平均的情况 下，单元操作必须满足每个独立单元。因此，当SRAM被缩放时，足够的静态噪声容限(SNM)很难实现，这是由于增加的变 化和噪声。特别地，所反映的SRAM单元的两半的S匪之间的不匹配增加，这是由于过度的 基本原则(ground rule)和掺杂变化导致的。而且，在最小栅极长度和栅极宽度晶体管处， 由于倒相器转移特性的失真，导致S匪被进一步降低。从而，确定最小阵列操作电压和产率 的单元稳定性因此逐渐变得很难实现。为了适当地作用，当被充电时，SRAM单元必须保持电压电平为高(逻辑1)或低 (逻辑0)。当从单元读取数据或当保持数据时，所生成的单元电流(当传输门晶体管被接 通时)必须在内部存储节点Q和QB处不翻转电压电平。SRAM单元阵列的稳定性问题之一与半选择操作模式(half operatingmode)相 关。在半选择操作模式下，SRAM阵列的行被选择，而列不被选择，即，字线WL为ON并且位线 对BL和BLB中的一个或多个被钳制到电源电压(Vdd)。在单元上进行写操作期间，选择阵 列的行和列。这在图2中示出，示出了包括SRAM单元单元00、单元01、单元02、单元10、 单元11、单元12、单元21、以及单元22的SRAM单元阵列。每个单元均与相应位线对(BL0、 BLl或BL2)以及相应字线对(WL0、WL1、或WL2)相关。如果列被选择用于写入，则位线对BL 和BLB被示为(1，0)，如果列没有被选择，则位线对BL和BLB被示为(1，1)。由字线驱动器 控制的相应字线WL (WL0、WLl和WL2)被转为系统高电压(ON)或系统低电压(OFF)。因此， 在图2中所示的写入操作期间，选择单元00，而不选择单元01和单元02。然而，在单元00的写入操作期间，同一行(单元01和单元02)中的单元的所有传 输门晶体管接通，接触(exposing)这些邻近单元中的存储节点。为那些所选字线接通传 输门晶体管，交叉连接的单元倒相器连接至相应位线对，部分选择该字线上的单元(选择 一半)。不幸地，单元中的不均衡可能打乱一半所选择的单元，或者至少变为在正常设计电 压处不稳定。从而，由于半选择干扰，即使用于邻近于正被写入的单元的多个单元的列被切 断，这些邻近单元也可能被偶然干扰。因此，需要能够克服用于SRAM单元阵列的半选择干 扰的电路和方法。
发明内容
通过本发明的实施例来整体解决或避免这些和其他问题并且整体实现技术优点。本发明的实施例包括SRAM单元。根据本发明的实施例，静态随机存取存储器 (SRAM)单元包括第一倒相器、与第一倒相器交叉连接以形成用于锁存一值的第一数据存储节点和互补第二数据存储节点的第二倒相器。SRAM单元进一步包括第一传输门晶体管和开 关晶体管，第一传输门晶体管和开关晶体管中的每个均具有第一源极/漏极、第二源极/漏 极、以及栅极。第一传输门晶体管的第一源极/漏极连接至第一数据存储节点，并且第一传 输门晶体管的第二源极/漏极连接至第一位线。开关晶体管的第一源极/漏极连接至第一 传输门晶体管的栅极。为了可以更好地理解以下本发明的详细描述，上述广泛地概括了本发明的实施例 的特征。以下描述本发明的实施例的附加特征和优点，其形成了本发明的权利要求的主题。 本领域技术人员应该想到，所披露的思想和特定实施例可以容易地作为修改或设计用于执 行本发明的相同目的的其他结构或处理的基础。本领域技术人员也很容易想到，这些等价 结构不脱离在所附权利要求中限定的本发明的精神和范围。
为了更好地理解本发明及其优点，现在结合附图进行以下描述作为参考，其中图1是传统6-T SRAM单元；图2示出了包括以多行和多列设置的多个SRAM单元的SRAM单元阵列，每行均由 多条字线和位线存取；图3是示出了根据本发明的实施例的不存在半选择模式的7-T SRAM ；
图4是传统8-T SRAM单元；图5是示出根据本发明的实施例的不存在半选择操作模式的9-TSRAM单元；图6是根据本发明的实施例的示出了静态噪声容限的改善的9-TSRAM单元的蝶形 图；图7是根据本发明的实施例的示出了不存在半选择操作模式的11-TSRAM单元；以 及图8示出了根据本发明的实施例的包括以行和列布置的多个SRAM单元的SRAM单 元阵列，每行由多个字线、位线和列选择线存取。除非另外表明，在不同图中的相应数字和符号通常表示相应部分。绘制附图以清 楚地示出实施例的相关方面并且不必成比例绘制。
具体实施例方式以下详细描述所示的实施例的制造和使用。然而，应该明白，本发明提供了可以在 多种特定环境下具体化的多种可应用发明思想。所述的特定实施例仅示出了制造和使用本 发明的特定方式，而不限制本发明的范围。在特定环境中(即，没有半选择干扰的SRAM单元阵列)，参照实施例描述本发明。 然而，本发明还可以被应用至诸如其他存储单元和单元阵列的其他类型的器件。在多种实施例中，本发明通过避免在半选择操作模式下对SRAM进行操作来改善 SRAM单元的单元稳定性。在多种实施例中，SRAM单元包括连接至列选择线的开关。除非由 列选择线特别地启用，开关使得SRAM单元与各条字线隔离，从而避免了半选择操作。有利 地，当具有最小面积损失并且外围电路的复杂性没有明显被提高的情况下，开关作为晶体 管被结合在SRAM单元中。
将使用图3、图5和图7描述根据本发明的实施例的SRAM单元。使用SRAM单元形 成的SRAM单元阵列将在图8中描述。图3示出了具有七晶体管(7-T) SRAM单元105的实施例。相对于图1中所示的
6-TSRAM单元100，7-T SRAM单元105包括连接至传输门(pass-gate)晶体管130和135 的栅极节点的开关晶体管160。当列选择线CSL被接通时，开关晶体管160被启用并且将 字线WL连接至传输门晶体管130和135。然而，在邻近单元的读取或写入操作期间，列选 择线CSL被切断，并且传输门晶体管130和135与字线WL断开，防止了半选择操作。从而，
7-TSRAM单元105通过使用附加晶体管160克服了半选择干扰。相对于相应的6_T SRAM 单元，单元面积的相应增加约为10-20%。从而，在多种实施例中，7-T SRAM单元105在不 增加明显复杂性或者明显面积损失的情况下防止了半选择干扰。在多种实施例中，开关晶 体管160包括PMOS晶体管。然而，6-T SRAM单元100(图1)和7-T SRAM单元105 (图3)可能遭受由读取条件 引起的稳定性问题。特别地，读取操作影响单元中的存储数据。例如，在读取操作期间，传 输门晶体管130上拉存储“0”状态的节点Q的电压。图4示出了克服了该限制的八晶体管(8-T)双端口 SRAM单元200。诸如异步多 处理器系统的多种应用，要求独立读取和写入端口，使得数据可以在两个处理器之间同时 被共享和传输。实质上，双端口 SRAM包括添加至6-T SRAM单元100的附加读取端口 202。 读取端口 202包括读取端口字线RWL、读取端口传导闸NMOS晶体管245、读取端口下拉NMOS 晶体管240、以及读取端口位线RBL。读取端口传导闸NMOS晶体管245由读取端口字线RWL 启用。8-T SRAM单元200包括如在6_T SRAM单元(图1)中的两个交叉连接的倒相器。 每个倒相器均包括NMOS下拉晶体管215或225以及PMOS上拉晶体管210或220。交叉连 接的倒相器形成用于存储两个存储节点Q和QB的锁存器。互补位线对BL和BLB经由一对 传输门晶体管230和235分别连接至存储节点Q和QB对。传输门晶体管230和235的栅 极连接在一起并且连接至字线WL。类似于图1中的6-T SRAM单元100，在图4中，8-Τ双端口 SRAM单元200中的单 元101还可以执行读取和写入操作。然而，单独的读取端口 202允许独立读取操作。对于 通过读取端口 202进行读取来说，读取端口位线RBL被预充电，例如，至电源电压Vdd。读取 端口字线RWL有效，接通读取端口传导闸NMOS晶体管245。如果节点QB为高，则读取端口 下拉NMOS晶体管240被激活，将读取端口位线RBL下拉到地电位。然而，如果QB为低，读 取端口下拉NMOS晶体管240上的栅极电压不足以激活读取端口下拉NMOS晶体管240，从而 隔离读取端口位线RBL。感应电路检测读取端口位线RBL处的电压。从而，8-T双端口 SRAM 单元200可以使用读取端口 202读取或从单元101 (如在图1中所描述的传统6-TSRAM单 元中)直接读取。然而，在数据写入循环期间，仅单元101可存取。有利地，使用8-T SRAM单元200的读取端口 202，读取端口下拉NMOS晶体管240 的栅电极直接接收存储节点电压。从而，存储节点QB中存储的数据在通过读取端口 202进 行读取操作期间不受影响。虽然8-T SRAM单元200消除了读取和写入干扰(由于不存在 读取和写入字线共享)，但是尽管如此也易受到半选择干扰影响。图5是示出在没有半单元(half cell)干扰情况下的9_T SRAM单元205的本发明的实施例。9-T SRAM单元205包括图4中所示的8-T SRAM单元的晶体管。然而，除了 9-T SRAM单元205包括开关晶体管260之外，其连接至传输门晶体管230和235的栅极节点。 当列选择线CSL接通时，开关晶体管260被启用并且将字线WL连接至传输门晶体管230和 235。然而，在邻近单元的读取或写入操作期间，列选择线CSL被切断，并且从而传输门晶体 管230和235与字线WL断开，从而防止半选择干扰。在多种实施例中，9_T SRAM单元205 在不增加明显复杂性或明显面积损失的情况下防止了半选择干扰。在多种实施例中，开关 晶体管260包括PMOS晶体管。图6示出了 9-T SRAM单元(图5)的蝶形图，示出了附加开关晶体管对S匪的影 响。曲线501和502 (虚线)表示当字线有效时并且如果列选择线CSL被接通(或用于图 4中所示的8-T SRAM单元)，SRAM单元中的每个交叉连接的倒相器的电压转移曲线。倒相 器的电压转移曲线中的最大正方形一侧的长度为在翻转所存储数据状态之前SRAM单元保 持余量(hold margin)的尺寸，并且从而表示单元对噪声的稳定性。可选地，如果列选择线CSL被切断，则产生曲线503和504 (实线)，使字线WL与交 叉连接的倒相器隔离。因此，用于曲线503和504的SNM接近SRAM单元的交叉连接的倒相 器的理想SNM。从而，使用本发明的实施例实现了单元稳定性的实质的改善。图7示出了根据本发明的实施例的十一 _晶体管(Il-T)。与在6-T SRAM单元中相同，Il-T SRAM单元300包括在两个存储节点Q和QB中 锁存一值的两个交叉连接的倒相器。每个倒相器均包括NMOS下拉晶体管315或325以及 PMOS上拉晶体管310或320。类似地，互补位线对BL和BLB分别连接至一对传输门晶体管 330和335，并且传输门晶体管330和335的栅极连接至字线WL。而且，类似于8-T SRAM (图4)，11-T SRAM单元300包括独立读取端口，以读取存储 节点Q和QB中存储的数据。然而，与8-T SRAM不同的是，其具有单个读取端口，Il-T SRAM 单元300包括两个读取端口 302和304。读取端口 302和304的电路类似于为图4的读取端口 202描述的读取端口电路。 每个附加读取端口 302或304均分别包括读取端口传导闸NMOS晶体管345或355、读取端 口下拉NMOS晶体管340或350、以及读取端口位线RBLl或RBL2。读取端口传导闸NMOS晶 体管345和355连接至读取端口字线RWL。另外，Il-T SRAM单元300包括开关晶体管360，其连接至传输门晶体管330和335 的栅极节点。当列选择线CSL接通时，开关晶体管360被启用并且将字线WL连接至传输门 晶体管330和335。如上所述(例如，关于图3和图5)，使用开关晶体管360以及列选择线 CSL通过避免半选择操作模式而改善了 Il-T SRAM单元300的保持余量。图8是示出了包括附加开关晶体管的SRAM阵列的本发明的实施例，其中，每个 SRAM单元均包括7-Τ、9-Τ、或Il-T SRAM单元(例如，如在图3、图5或图7中描述的)。类 似于图2，SRAM单元阵列包括SRAM单元单元00、单元01、单元02、单元10、单元11、单元 12、单元20、单元21、以及单元22。SRAM单元阵列中的每个单元均利用相应位线对(BL0、 BL1、或BL2)和相应字线对(WLO、WL1、或WL2)存取。如果列被选择用于写入，则位线对BL 和BLB被示出为(1，0)，如果列没有被选择，则位线对BL和BLB被示出为(1，1)。由字线驱 动器控制的相应字线WL (WLO、WLl、WL2)变为高(ON)或低(OFF)。而且，列选择线CSL连接 至选择将被写入的列的I—解码器或多路复用器Y-MUX的输出。
如果特定列将被选择，则y_解码器输出被切换至高，接通开关晶体管(例如，图3 中的开关晶体管160或图5中的开关晶体管260)。随后，字线在单元的传输门晶体管的栅 极上有效(例如，图5中所示的9-T SRAM单元中的传输门晶体管230和235)。然而，如果列没有被选择，y解码器Y-MUX的输出被切换至低，切断每个SRAM单元 中的相应开关晶体管。从而，未选择的列中的传输门晶体管与字线隔离，避免了半选择操作 模式。例如，即使字线WLO有效，未选择单元(单元01和单元02)的传输门晶体管也不被 激活，这是因为列选择线CSL被切断。虽然详细地描述了本发明及其优点，但是应该明白，在不脱离所附权利要求限定 的本发明的精神和范围的情况下，在此可以做出多种改变、替换和更改。例如，本领域技术 人员很容易明白，可以改变在此描述的多个特征、功能、布置、以及电路并且保持在本发明 的范围内。然而，本发明的范围不旨在限于说明书中描述的处理、机器、制造、物质成分、手 段、方法和步骤的实施例。本领域的技术人员根据本发明的公开内容、现有或后来开发的处 理、机器、制造、物质成分、装置、方法或步骤想到，可以根据本公开利用执行基本上与本文 中所描述的对应实施例相同的功能或者基本实现与本文所描述的对应实施例相同的结果。 因此，所附权利要求包括在这样的处理、机器、制造、物质成分、装置、方法或步骤的范围内。
权利要求
一种静态随机存取存储器(SRAM)单元，包括第一倒相器；第二倒相器，与所述第一倒相器交叉连接以形成用于锁存一值的第一数据存储节点和互补第二数据存储节点；第一传输门晶体管，具有第一源极/漏极、第二源极/漏极以及栅极，其中，所述第一传输门晶体管的所述第一源极/漏极连接至所述第一数据存储节点，并且所述第一传输门晶体管的所述第二源极/漏极连接至第一位线；以及开关晶体管，具有第一源极/漏极、第二源极/漏极、以及栅极，其中，所述开关晶体管的所述第一源极/漏极连接至所述第一传输门晶体管的所述栅极。
2.根据权利要求1所述的SRAM单元，其中，所述开关晶体管的所述栅极连接至列选择 线，并且其中，所述开关晶体管的所述第二源极/漏极连接至字线，所述第一传输门晶体管 为NMOS晶体管，并且其中，所述开关晶体管为PMOS晶体管。
3.根据权利要求1所述的SRAM单元，其中，所述第一倒相器包括第一上拉晶体管和第 一下拉晶体管，并且其中，所述第二倒相器包括第二上拉晶体管和第二下拉晶体管，所述第 一上拉晶体管和所述第二上拉晶体管包括PMOS晶体管，并且其中，所述第一下拉晶体管和 所述第二下拉晶体管包括NMOS晶体管。
4.根据权利要求1所述的SRAM单元，进一步包括第二传输门晶体管，具有第一源极/漏极、第二源极/漏极、以及栅极，其中，所述第二 传输门晶体管的所述第一源极/漏极连接至所述第二数据存储节点，并且所述第二传输门 晶体管的所述第二源极/漏极连接至第二位线，并且其中，所述开关晶体管的所述第一源 极/漏极连接至所述第二传输门晶体管的所述栅极；第一读取端口下拉晶体管，具有第一源极/漏极、第二源极/漏极、以及栅极，其中所述 第一读取端口下拉晶体管的栅极连接至所述第二数据存储节点；第一读取端口传输门晶体管，具有第一源极/漏极、第二源极/漏极、以及栅极，其中， 所述第一读取端口传输门晶体管的所述第一源极/漏极连接至所述第一读取端口下拉晶 体管的所述第一源极/漏极，其中，所述第一读取端口传输门晶体管的所述第二源极/漏极 连接至第一读取位线，并且其中，所述第一读取端口传输门晶体管的所述栅极连接至读取 字线；第二读取端口下拉晶体管，具有第一源极/漏极、第二源极/漏极、以及栅极，其中，所 述第二读取端口下拉晶体管的所述栅极连接至所述第一数据存储节点；以及第二读取端口传输门晶体管，具有第一源极/漏极、第二源极/漏极、以及栅极，其中， 所述第二读取端口传输门晶体管的所述第一源极/漏极连接至所述第二读取端口下拉晶 体管的所述第一源极/漏极，其中，所述第二读取端口传输门晶体管的所述第二源极/漏极 连接至第二读取位线，并且其中，所述第二读取端口传输门晶体管的所述栅极连接至所述 读取字线。
5. 一种静态随机存取存储器(SRAM)单元，包括 第一倒相器；第二倒相器，所述第一倒相器的输出连接至所述第二倒相器的输入，所述第二倒相器 的输出连接至所述第一倒相器的输入，以形成用于锁存一值的第一数据存储节点和互补第二数据存储节点；开关，由列选择线启用；以及第一传输门晶体管，设置在第一字线和所述第一数据存储节点之间，其中，如果所述开 关被所述列选择线启用，则所述开关将字线连接至所述第一传输门晶体管的栅极。
6.根据权利要求5所述的SRAM单元，其中，所述开关包括具有第一源极/漏极、第二源 极/漏极、以及栅极的PMOS晶体管，其中，所述PMOS晶体管的所述栅极连接至所述列选择 线，其中，所述PMOS晶体管的所述第一源极/漏极连接至所述第一传输门晶体管的所述栅 极，并且其中，所述PMOS晶体管的所述第二源极/漏极连接至所述字线，并且其中，所述第 一倒相器包括第一上拉PMOS晶体管和第一下拉NMOS晶体管，并且其中，所述第二倒相器包 括第二上拉PMOS晶体管和第二下拉NMOS晶体管。
7.根据权利要求5所述的SRAM单元，进一步包括第二传输门晶体管，设置在第二位线和所述第二数据存储节点之间，其中，如果所述开 关被所述列选择线启用，则所述开关将所述字线连接至所述第二传输门晶体管的栅极；第一读取端口下拉晶体管，具有第一源极/漏极、第二源极/漏极、以及栅极，其中，所 述第一读取端口下拉晶体管的所述栅极连接至所述第二数据存储节点；第一读取端口传输门晶体管，具有第一源极/漏极、第二源极/漏极、以及栅极，其中， 所述第一读取端口传输门晶体管的所述第一源极/漏极连接至所述第一读取端口下拉晶 体管的所述第一源极/漏极，其中，所述第一读取端口传输门晶体管的所述第二源极/漏极 连接至第一读取位线，并且其中，所述第一读取端口传输门晶体管的所述栅极连接至读取 字线；第二读取端口下拉晶体管，具有第一源极/漏极、第二源极/漏极、以及栅极，其中，所 述第二读取端口下拉晶体管的所述栅极连接至所述第一数据存储节点；以及第二读取端口传输门晶体管，具有第一源极/漏极、第二源极/漏极、以及栅极，其中， 所述第二读取端口传输门晶体管的所述第一源极/漏极连接至所述第二读取端口下拉晶 体管的所述第一源极/漏极，其中，所述第二读取端口传输门晶体管的所述第二源极/漏极 连接至第二读取位线，并且其中，所述第二读取端口传输门晶体管的所述栅极连接至所述 读取字线。
8.一种静态随机存取存储器(SRAM)单元阵列，具有以多行和多列布置的多个SRAM单 元，所述阵列包括多个位线对和多条列选择线，用于存取所述多列中的一列；以及 多条字线，用于存取所述多行中的一行，其中，所述SRAM单元阵列中的每个SRAM单元 都包括第一倒相器，第二倒相器，与所述第一倒相器交叉连接以形成第一数据存储节点和互补第二数据存 储节点，开关晶体管，由所述多条列选择线中的一条列选择线启用，以及 第一传输门晶体管，设置在所述多个位线对中的第一位线和所述第一数据存储节点之 间，其中，所述第一传输门晶体管由所述开关晶体管启用。
9.根据权利要求8所述的SRAM单元阵列，其中，所述开关晶体管的栅极连接至所述列选择线，其中，所述开关晶体管的第一源极/漏极连接至所述传输门晶体管的所述栅极，并 且其中，所述开关晶体管的第二源极/漏极连接至所述多条字线中的一条字线，并且其中， 所述第一倒相器包括第一上拉PMOS晶体管和第一下拉NMOS晶体管，并且其中，所述第二倒 相器包括第二上拉PMOS晶体管和第二下拉NMOS晶体管。 10.根据权利要求8所述的SRAM单元阵列，进一步包括第二传输门晶体管，设置在所述多个位线对中的第二位线和所述第二数据存储节点之 间，其中，所述第二传输门晶体管由所述开关晶体管启用；第一读取端口下拉晶体管，具有第一源极/漏极、第二源极/漏极、以及栅极，其中，所 述第一读取端口下拉晶体管的所述栅极连接至所述第二数据存储节点；第一读取端口传输门晶体管，具有第一源极/漏极、第二源极/漏极、以及栅极，其中， 所述第一读取端口传输门晶体管的所述第一源极/漏极连接至所述第一读取端口下拉晶 体管的所述第一源极/漏极，其中，所述第一读取端口传输门晶体管的所述第二源极/漏极 连接至第一读取位线，并且其中，所述第一读取端口传输门晶体管的所述栅极连接至读取 字线；第二读取端口下拉晶体管，具有第一源极/漏极、第二源极/漏极、以及栅极，其中，所 述第二读取端口下拉晶体管的所述栅极连接至第一数据存储节点；以及第二读取端口传输门晶体管，具有第一源极/漏极、第二源极/漏极、以及栅极，其中， 所述第二读取端口传输门晶体管的所述第一源极/漏极连接至所述第二读取端口下拉晶 体管的所述第一源极/漏极，其中，所述第二读取端口传输门晶体管的所述第二源极/漏极 连接至第二读取位线，并且其中，所述第二读取端口传输门晶体管的所述栅极连接至所述 读取字线。
全文摘要
本发明描述了SRAM单元和SRAM单元阵列。在一个实施例中，SRAM单元包括第一倒相器、以及与第一倒相器交叉连接以形成用于锁存一值的第一数据存储节点和互补第二数据存储节点的第二倒相器。SRAM单元进一步包括第一传输门晶体管和开关晶体管。第一传输门晶体管的第一源极/漏极连接至第一数据存储节点，并且第一传输门晶体管的第二源极/漏极连接至第一位线。开关晶体管的第一源极/漏极连接至第一传输门晶体管的栅极。
文档编号G11C11/413GK101923892SQ20101019198
公开日2010年12月22日 申请日期2010年6月3日 优先权日2009年6月12日
发明者张峰铭, 林佑宽, 洪圣强, 王屏薇, 陈瑞麟, 黄怀莹 申请人:台湾积体电路制造股份有限公司