专利名称：一种sram单元的制作方法
技术领域：
本实用新型涉及集成电路技术，特别涉及SRAM存储器设计领域。
背景技术：
近40年的CMOS器件不断缩小，以求达到更高的速度，更高性能和更低功耗。静态随机存取存储器(SRAM)凭着其高速和易用性的优势，已被广泛应用于系统级芯片(S0C)。据国际半导体技术蓝图(ITRS)的预测，到2013年内存将占到SOC面积的90%，这将导致了芯片的性能越来越取决于SRAM的性能。但是，随着CMOS技术的进一步发展，由此需要降低电源电压和阈值电压，而这一系列举措势必会降低SRAM单元的稳定性。另外，在深亚微米情况下，工艺环境以及随之带来的参数变化也会大大影响SRAM单元的稳定性。如图I所示，在传统6T-SRAM结构里，数据存储节点通过存取管直接连接到位线 外由于这种直接读写机制会使存储节点很容易受到外部噪声的影响从而可能导致逻辑错误。除了数据的稳定性问题之外，不断增大的芯片漏电流也是另一个需要考虑的问题。在现代高性能微处理器，超过40%的功耗是由于泄漏电流引起的。随着越来越多的晶体管集成到微处理器上，漏电功耗的问题将会更加突出。此外，漏电是待机模式下唯一能耗来源。SRAM单元是漏电流的一个重要来源。
实用新型内容本实用新型在分析传统6T-SRAM基础上，并基于以上考虑，提出了一种高可靠性低功耗的新6管SRAM单元，从而极大的降低整体功耗和增强稳定性。为了实现上述目的，本实用新型提供了一种SRAM存储器，包括由M2和M4的P型MOS管，以及Ml，M3，M5，M6的N型MOS管构成的存储单元。其中所述第一 N型MOS管的漏极与第二 P型MOS管的漏极连接于存储节点Q ;所述第二 P型MOS管的源极与所述第三P型MOS管的源极均连接于高电源电平；所述第三P型MOS管漏极与第四型N型MOS管漏极连接于存储节点Qbar ;所述第三P型MOS管栅极与第四型N型MOS管栅极连接于存储节点Q ;所述第一N型MOS管的栅极连接于字线信号，而源极连接于位线非信号线；所述第二P型MOS管的栅极与第五N型MOS栅极连接于存储节点Qbar ;所述第五N型MOS管的源极连接于位线信号；所述第五N型MOS管的栅极连接于读控制信号线；所述第四N型MOS管的漏极和第六N型MOS管的漏极连接于低电源电平。本实用新型中SRAM存储单元结构鉴于读电流与噪声容限的冲突，采用读写分开机制，将存储节点和读输出分开，从而不会使位线的波动干扰到存储节点的值；另外，每次读或者写过程中，只需要一个位线参与工作，因此相比较6T而言降低了功耗，仿真显示了正确的读写功能，并且读写速度和6管基本相同，但是比普通6管SRAM单元读写功耗下降了 39%。
图I为现有技术的6T结构的SRAM存储单元结构图。图2为本实用新型的6T结构的SRAM存储单元结构图。图3为新型SRAM结构中VDD到GND的电流路径示意图。
具体实施方式
图2所示为本实用新型6T结构的SRAM存储单元结构，N型MOS管M5和M6负责读操作，N型MOS管M1，M4，P型MOS管M2，M3完成写操作，读写操作的时候只有一个位线参与工作，因此整个单元功耗显著降低。在空闲模式下，即读操作和写操作都不工作的情况下，当O存在Q点时，M3打开，Qbar保持在Vdd，同时M2，M4关闭的，此时Q点的数据O可能受到漏电流IDS_M2漏电堆积，从而在Q点产生一定电压，甚至可能导致Q点数据翻转，产生错误逻辑，因此要利用Ml管的漏电流，主要是Ml的亚阈值电流，为了这个目的，所以在空闲模式下要将位线拉到地，同时将字线WL保持在亚阈值工作的条件下，这样就可以无需刷新正确存储数据O。当I存在Q点时，M4，M2打开，在Q和Qbar之间有正反馈，因此Q点被M2管拉到Vdd，Qbar被M4管拉到地，但是此时Ml管是处在亚阈值条件下，因此有一条路径从VDD到，这会导致Q点数据不稳定，甚至有可能翻转，但是由于流经M2的电流远远大于流经Ml的电流，因此数据相对还是比较稳定的。另一条位线现拉到地，因此在空闲模式下读路径这端漏电流很小，可以忽略。写I操作开始，WL高电平打开Ml管，读控制管RL关闭，BL充电使得=1，BL=0，Q点开始充电到1(此时由于N型MOS管传递的是弱1)，从而打开M4管，使Qbar=O,同时正反馈打开M2管，将Q点保持在强I。相反，写O操作的时候，位线M放电到IE =0,打开字线WL，Q=0，同时打开M3管，Qbar=l。在结束写操作后，单元进入空闲模式。读操作主要由M5，M6管负责，Qbar连接到M5管的栅极，BL充电到高电平。读I的时候，Q=L Qbar=O, M5关闭的，因而灵敏放大器从BL读出的是I ;当读O操作的时候，WL字线关闭的，RL开启，Q=0，Qbar=I,管子M5开启，M5管和M6管共同下拉BL，读出数据O。在结束读操作后，单元进入空闲模式。结合图3，当数据存O的时候，新型6T-SRAM是通过Ml管的亚阈值电流来保持数据的；当数据存I的时候，由于M2，M4的正反馈作用，新型SRAM采用漏电流保持技术，从而不需要数据的刷新来维持数据，另外漏电泄露不会在Q点产生过高的浮空电压，因而数据更加稳定。
权利要求1.一种SRAM单元，其特征在于主要包括如下部分由M2和M4的P型MOS管，以及Ml，M3，M5，M6的N型MOS管构成的存储单元；第一 N型MOS管的漏极与第二 P型MOS管的漏极连接于存储节点Q，所述第二 P型MOS管的源极与所述第三P型MOS管的源极均连接于高电源电平，所述第三P型MOS管漏极与第四型N型MOS管漏极连接于存储节点Qbar，所述第三P型MOS管栅极与第四型N型MOS管栅极连接于存储节点Q，所述第一 N型MOS管的栅极连接于字线信号，而源极连接于位线非信号线；所述第二 P型MOS管的栅极与第五N型MOS栅极连接于存储节点Qbar，所述第五N型MOS管的源极连接于位线信号，所述第五N型MOS管的栅极连接于读控制信号线，所述第四N型MOS管的漏极和第六N型MOS管的漏极连接于低电源电平。
专利摘要本实用新型提出一种全新的6管SRAM单元结构，此结构采用读写分开技术，从而很大程度上解决了噪声容限的问题，并且此结构在数据保持状态下，采用漏电流以及正反馈保持数据，从而不需要数据的刷新来维持数据。仿真显示了正确的读写功能，并且读写速度和6管基本相同，但是比普通6管SRAM单元读写功耗显著降低。本实用新型能够有效的提高静态噪声容限从而增强了存储单元的稳定性，并且极大的降低整体的功耗。
文档编号G11C11/413GK202677856SQ201220309819
公开日2013年1月16日 申请日期2012年6月29日 优先权日2012年6月29日
发明者张震 申请人:南京理工大学常熟研究院有限公司