一种由rsff组成的qcg单元的制作方法
【专利说明】-种由RSFF组成的QCG单元
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技术领域本发明设及一种由两种触发边沿的RS触发器巧SF巧和MOS管组成的 产生四值时钟（Quaternary Clock,简称QCLK或QC)的电路单元。
【背景技术】 [0002] 由于四值时钟QCLK有着丰富的信息量，它在一个时钟周期中有六种 跳变沿，其跳变沿的种类和数量都比传统的二值时钟的多得多，所W基于四值时钟的触发 器有着结构简单和功耗低等特点W。
[0003] 从现有技术看，文献[1]提出了基于四值时钟QCLK的六边沿触发器，文献巧，3] 也利用四值时钟设计了相关的多值触发器。从相关的研究文献中可W看出，四值时钟QCLK 在数字电路中已经得到了切实可行的应用并显示出了其优越性。然而，上述文献中使用的 四值时钟有一个共同的特点，即被用到的四值时钟都是用仿真软件模拟产生，而非由实际 的集成电路生成。调查研究发现，目前尚无研究文献提及生成四值时钟QCLK的方法W及相 关的电路，也即，一个简单而实用的四值时钟发生器（Quaternary Clock Generator,简称 QCG)目前还是个空缺。而时钟是数字系统中最重要的信号，在时序电路中的作用是控制和 协调整个数字系统正常地工作。二值时钟信号可由石英晶体多谐振荡器产生，而四值时钟 目前还只能通过仿真软件模拟产生。该将限制四值时钟的实际应用，文献[1-3]中基于四 值时钟的触发器也将难W得到实用。
[0004] 为解决该一实际应用中的问题，即目前没有四值时钟发生器QCG，本发明利用石英 晶体振荡器或锁相环等产生的二值时钟作为输入信号，应用传输电压开关理论等知识 从开关级来发明一种产生四值时钟的QCG单元，W求发明的电路简单、稳定高效和实用，W 解决目前没有QCG集成电路单元的问题。
[000引参考文献：
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[0011]
【发明内容】
针对目前不能用简单的集成电路生成四值时钟的问题，即没有QCG电 路单元的问题，本发明的内容就是创造一种能产生文献[1]中使用的四值时钟QCLK的QCG 电路单元，且发明的QCG电路单元要电路结构简单、工作高效，且其输入输出信号要满足W 下四项要求：
[0012] 1)发明的电路单元有两个输入信号；二值时钟CLK及其反信号石，它们逻辑 值取值为{0,3}且占空比为50%，即高低电平的时间比为1 : 1 ;
[0013] 2)发明的电路单元有一个输出信号：四值时钟QCLK，它的电平逻辑值取值为{0， 1，2, 3}，在一个时钟周期内其电平逻辑值的输出次序为0- 1 一 2 - 3 - 2 - 1 一 0,每次 输出电平的持续时间相等；
[0014] 3)输入的二值时钟CLK与输出的四值时钟QCLK的频率比为3 : 1 ;
[001引 4)四值时钟QCLK应有极高的频率和幅度稳定度，满足相关时钟要求；
【附图说明】 [0016] 下面结合附图和【具体实施方式】对本发明作进一步详细说明。
[0017] 图1是本发明一种由RSFF组成的QCG单元的线路图。
[001引图2是二值时钟CLK、信号Q。和Q 1的时序电压波形示意图。
[0019] 图3是图1所示电路中输入的二值时钟CLK、触发器FF0的输出信号Q。和FF1的 输出信号Qi和输出的四值时钟QCLK的电压瞬态波形图。
【具体实施方式】 [0020] 本发明利用逻辑值切换为0 - 3 - 0的二值时钟CLK来产生逻 辑值序列为0- 1 一 2 - 3 - 2- 1 一 0的四值时钟QCLK。根据二值时钟CLK和四值时 钟的对应关系，本发明用二值时钟CLK的逻辑值0来控制产生四值时钟QCLK的逻辑值1 和3 ;而用二值时钟CLK的逻辑值3来控制产生四值时钟QCLK的逻辑值0和2。由于四值 时钟QCLK的逻辑值切换次序为0 - 1 一 2 - 3 - 2 - 1 一 0,所W当CLK = 0时四值时钟 QCLK生成单元要依次轮流输出逻辑值1、3和1 ;当CLK = 3时它则要轮流依次输出逻辑值 2、0和2。为此，还需两个辅助控制信号Q。和Q 1来实现该种轮流输出，用Q。的0和3分别 来控制四值时钟逻辑值3和1的输出；用Qi的3和0分别控制四值时钟逻辑值2和0的输 出。Q。和Qi的低电平与高电平的持续时间之比应分别为1 : 2和1 : 2,即Q。和Qi的占 空比都为66. 7%。该样，在二值时钟CLK W及信号Q。和Q 1的控制下就能产生逻辑值序列 为0 - 1 一 2 - 3 - 2 - 1 一 0的四值时钟QCLK。本发明用RS触发器对二值时钟CLK进 行分频来获得信号Q。和Q 1。考虑到在实际电路中二值时钟CLK的有效边沿与触发器的输 出信号Q。和Qi之间有时钟输出延迟，此延迟将在输出的四值时钟波形中产生毛刺，为消去 毛刺，输出信号Q。和Q 1应分别在二值时钟CLK的上升沿和下降沿处改变状态。综上所述得 知，信号Q。和Q 1是二值时钟CLK的S分频信号。二值时钟CLK与信号Q。和Q 1的波形示意 图及它们之间的时序关系如图2所示。
[0021] 为由二值时钟CLK获得Q。和Q 1两信号，本发明义用一个二输入与口佑1)、一个上 升沿触发的RS触发器（FF0)和一个下降沿触发的RS触发器（FF1)来组成二值时钟CLK的 S分频电路。所述RS触发器FR)和FF1分别输出在CLK上升沿处和下降沿处改变状态的 S分频输出信号Q。和Q 1，信号这和Q分别是Q。和Q 1的反信号。在本发明中，所述S分频 电路的线路连接情况如图1中的左电路所示，其电路设计具体描述为；信号Q。和Q 1接入与 口 G1的两个输入端，G1的输出接入所述RS触发器FR)的输入端R。和FF1的输入端R 1，所 述RS触发器FR)的输入端S。和FF1的S 1分别接岳和Q ;该也就是说，所述RS触发器FF0 的两输入信号的表达式为咕二Q碱，& = a ;所述RS触发器FF1的两输入信号的表达式为 Ri= Q碱，& ;所述触发器FFO和FFl的时钟信号为输入的二值时钟CLK。该样，触发 器FR)对CLK的上升沿敏感，其输出信号Q。是二值时钟CLK的S分频信号且Q。的低电平与 高电平的持续时间之比为1 : 2;触发器FF1对CLK的下降沿敏感，其输出信号Qi也为二值 时钟CLKS分频信号且Qi的低电平与高电平的持续时间比为1 : 2。信号Q。和Qi就是本 发明所需的产生四值时钟QCLK的控制信号。有了产生四值时钟QCLK的控制信号，根据发 明内容和传输电压开关理论^4'5^，列出四值时钟QCLK与二值时钟CLK、CLK、Q。和0的开 关级函数表达式：
[0022]
【主权项】
1. 一种由RSFF组成的QCG单元，用输入的二值时钟CLK及其反信号GLK产生出序列 为0- 1 - 2 - 3 - 2- 1 - O的四值时钟QCLK，它包括一个二输入与门（Gl)、一个上升 沿触发的RS触发器（FFO)、一个下降沿触发的RS触发器（FFl)、四个PMOS管（P1、P2、P3和 P4)和四个NMOS管（Nl、N2、N3和N4);首先，用所述RS触发器FFO和FFl对二值时钟CLK 进行三分频，分别得到在CLK上升沿处和下降沿处改变状态的三分频输出信号％和Q i，它 们的占空比都为66. 7%，信号&和&分别是％和Q i的反信号；然后，用所述八个MOS管组 成产生四值时钟的MOS管网络，其电路为所述PMOS管Pl的源极和漏极分别与逻辑值3的 信号源和所述PMOS管P2的源极相接，所述PMOS管P3的源极和漏极分别与逻辑值2的信 号源和所述PMOS管P4的源极相接，所述NMOS管Nl的源极和漏极分别与逻辑值1的信号 源和所述NMOS管N2的源极相接，所述NMOS管N3的源极和漏极分别与电源地和所述NMOS 管M的源极相接，所述MOS管P2、P4、N2和M的漏极连接在一起作为四值时钟QCLK的输 出端；最后，用CLK、CLK、％和g控制所述MOS管网络产生四值时钟QCLK ; 所述一种由RSFF组成的QCG单元的特征在于：所述RS触发器FR)的两输入信号的表 达式为Rtl = Q cA，\ = ^ ;所述RS触发器FFl的两输入信号的表达式为R1 = Q及，孕=g ; 所述四个表达式实现为信号Qtl和Q :接入与门Gl的两个输入端，Gl的输出接入所述RS触 发器FFO的输入端Rtl和FFl的输入端R i，所述RS触发器FFO的输入端Stl和FFl的S i分别 接&和控制所述M0S管网络的信号具体连接为信号CLK、Q。、^^、这、、Q〇、 CLK和豆分别与所述MOS管PU P2、P3、P4、Nl、N2、N3和M的栅极相接。
【专利摘要】本发明涉及一种由RSFF组成的QCG单元的电路设计问题。由于QC有着较大的信息量，它在相关研究文献中已经得到应用而显示出一定的优势。而目前QC信号只能由模拟软件仿真生成，国内外还没有简单而实用的集成电路可以产生QC信号。这里发明一种使用RSFF和MOS管产生QC信号的电路，即QCG单元。本发明即由RSFF组成的QCG单元解决了目前不能由集成电路产生QC信号的问题，使得QC信号可以进行实际应用。模拟表明由RSFF组成的QCG单元功能正确；另外，对发明的电路进行分析表明，本发明的电路结构简单，性能高，且易于在电路里进行实际应用。
【IPC分类】H03K3-02
【公开号】CN104639110
【申请号】CN201510096472
【发明人】不公告发明人
【申请人】浙江工商大学
【公开日】2015年5月20日
【申请日】2015年3月4日