Eeprom结构、存储阵列及其编程、擦除和读取方法
【专利摘要】本发明提供一种EEPROM结构、存储阵列及其编程、擦除和读取方法，所述EEPROM结构包括：半导体衬底、位线结构、源线结构、字线结构、浮栅结构和控制栅结构；所述位线结构、源线结构、字线结构和浮栅结构均位于所述半导体衬底的表面；所述字线结构位于所述位线结构和源线结构之间；所述浮栅结构位于所述字线结构和源线结构之间；所述控制栅结构位于所述浮栅结构的表面；所述半导体衬底内具有掺杂阱，所述掺杂阱内形成有源极和漏极，所述位线结构与所述漏极相接触，所述源线结构与所述源极相接触。
【专利说明】EEPROM结构、存储阵列及其编程、擦除和读取方法
【技术领域】
[0001]本发明涉及存储器【技术领域】，特别涉及一种EEPROM结构、存储阵列及其编程、擦除和读取方法。
【背景技术】
[0002]电可擦可编程只读存储器(EEPROM, Electrically Erasable ProgrammableRead-Only Memory)是一种以字节(Byte)为最小修改单位、可以通过电子方式多次复写的半导体存储设备。相比可擦可编程只读存储器(EPROM,Erasable Programmable Read-OnlyMemoryXEEPROM不需要用紫外线照射，也不需取下，就可以用特定的电压，来抹除芯片上的信息，以便写入新的数据。由于EEPROM的优秀性能以及在线上操作的便利，它被广泛用于需要经常擦除的BIOS芯片以及闪存芯片，并逐步替代部分有断电保留需要的随机存取存储器(RAM, Random Access Memory)芯片，甚至取代部分的硬盘功能,与高速RAM成为二^世纪最常用且发展最快的两种存储技术。
[0003]EEPROM通常包括译码电路、控制电路以及存储阵列，EEPROM存储阵列由多个呈阵列排布的存储单元构成。图1是常见的一种EEPROM存储阵列中相邻两个存储单元的剖面结构示意图。参考图1，所述存储单元包括衬底10、漏极11、源极12、浮栅FG以及字线WL。所述漏极11和源极12形成于所述衬底10的内部，所述漏极11连接位于所述衬底10表面的位线BL，所述源极12连接位于所述衬底10表面的源线SL，所述字线WL位于所述源线SL和所述位线BL之间，所述浮栅FG位于所述字线WL与所述漏极11连接的位线BL之间的衬底表面。 [0004]图2为现有EEPROM存储阵列的俯视图，位于同一行的存储单元的字线连接在一起形成字线WL1、字线WL2、字线WL3和字线WL4,位于每相邻两行的存储单元的源极连接至同一源线，所述源线包括源线SL1、源线SL2、源线SL3和源线SL4，位于同一列的存储单元的漏极连接至同一位线，所述位线包括位线BL1、位线BL2、位线BL3和位线BL4,位于第五列的存储单元的漏极连接至位，位于同一列第m行和第m+1行的存储单元共用源极，位于同一列第m行和第m-Ι行的存储单元共用漏极，I≤m≤M且m为奇数。
[0005]从图2可以看出，第m行和第m-Ι行的存储单元公用一条源线，例如，第I行和第2行的存储单元公用源线SL1。对第一行的存储单元不停的进行编程和擦除的过程中，由于第二行的存储单元与第一行的存储单元公用一条源线SL1，所以会对第二行的存储单元内保存的数据产生干扰。为了避免存储的数据被干扰，现有技术通常只利用连接同一条源线的一行存储单元保存数据，这导致存储单元的利用率较低，过多的闲置存储单元占用了较大的空间，使得存储单元组成的存储器面积较大。
【发明内容】
[0006]本发明解决的是现有的存储器面积大的问题。
[0007]为解决上述问题，本发明提供一种EEPROM结构，包括:半导体衬底、位线结构、源线结构、字线结构、浮栅结构和控制栅结构；
[0008]所述位线结构、源线结构、字线结构和浮栅结构均位于所述半导体衬底的表面；
[0009]所述字线结构位于所述位线结构和源线结构之间；
[0010]所述浮栅结构位于所述字线结构和源线结构之间；
[0011]所述控制栅结构位于所述浮栅结构的表面；
[0012]所述半导体衬底内具有掺杂阱，所述掺杂阱内形成有源极和漏极，所述位线结构与所述漏极相接触，所述源线结构与所述源极相接触。
[0013]本发明还提供一种存储阵列，包括:呈M行N列排布的存储单元、N条源线和N条位线，M≥1，N≥1且N为8的整数倍，所述存储单元为上述存储结构；
[0014]位于第η列存储单元中的源线结构均连接第η条源线，1 ≤ n ≤ N,位于第η列存储单元中的位线结构均连接第η条位线；
[0015]位于第8k_7列至第8k列的存储单元中的掺杂阱连接在一起以形成子阵列掺杂阱，1 ≤k ≤N/8 ;
[0016]位于同一行存储单元中的字线结构连接在一起以形成字线，位于同一行存储单元中的控制栅结构连接在一起以形成控制栅线。
[0017]本发明还提供一种上述存储阵列的编程方法，包括:
[0018]施加OV的电压至与待编程存储单元连接的位线；
[0019]施加OV的电压至所述待编程存储单元的字线结构所在的字线；
[0020]施加6V~IOV的电压至所述待编程存储单元的控制栅结构所在的控制栅线；
[0021]施加-4V~-7V的电压至与所述待编程存储单元连接的源线；
[0022]施加OV的电压至所述待编程存储单元的掺杂阱所在的子阵列掺杂阱；
[0023]施加OV的电压至未与所述待编程存储单元连接的位线；
[0024]施加OV的电压至未与所述待编程存储单元连接的源线；
[0025]施加OV的电压至除所述待编程存储单元的字线结构所在的字线以外的字线；
[0026]施加OV的电压至除所述待编程存储单元的控制栅结构所在的控制栅线以外的控制栅线；
[0027]施加OV的电压至除所述待编程存储单元的掺杂阱所在的子阵列掺杂阱以外的子阵列掺杂阱。
[0028]本发明还提供一种上述存储阵列的擦除方法，包括:
[0029]施加8V~12V的电压至与待擦除存储单元连接的位线；
[0030]施加OV的电压至所述待擦除存储单元的字线结构所在的字线；
[0031]施加-6V~-1OV的电压至所述待擦除存储单元的控制栅结构所在的控制栅线；
[0032]施加8V~12V的电压至与所述待擦除存储单元连接的源线；
[0033]施加8V~12V的电压至所述待擦除存储单元的掺杂阱所在的子阵列掺杂阱；
[0034]施加OV电压至未与所述待擦除存储单元连接的位线；
[0035]施加OV电压至未与所述待擦除存储单元连接的源线；
[0036]施加OV电压至除所述待擦除存储单元的字线结构所在的字线以外的字线；
[0037]施加2V~5V电压至除所述待擦除存储单元的控制栅结构所在的控制栅线以外的控制栅线；[0038]施加OV电压至除所述待擦除存储单元的掺杂阱所在的子阵列掺杂阱以外的子阵列掺杂阱。
[0039]本发明还提供一种上述存储阵列的读取方法，包括:
[0040]施加Vcc-0.8V?Vcc-1.2V的电压至与待读取存储单元连接的位线，Vcc为所述存储阵列的电源电压；
[0041]施加Vcc-L 2?Vcc-1.8V的电压至所述待读取存储单元的字线结构所在的字线.[0042]施加Vcc-0.4V?Vcc-0.7V的电压至所述待读取存储单元的控制栅结构所在的控制栅线；
[0043]施加Vcc的电压至与所述待读取存储单元连接的源线；
[0044]施加Vcc的电压至所述待读取存储单元的掺杂阱所在的子阵列掺杂阱；
[0045]施加OV的电压至未与所述待读取存储单元连接的位线；
[0046]施加OV的电压至未与所述待读取存储单元连接的源线；
[0047]施加Vcc的电压至除所述待读取存储单元的字线结构所在的字线以外的字线；
[0048]施加Vcc的电压至除所述待读取存储单元的控制栅结构所在的控制栅线以外的控制栅线；
[0049]施加OV的电压至除所述待读取存储单元的掺杂阱所在的子阵列掺杂阱以外的子阵列掺杂阱。
[0050]与现有技术相比，本发明的技术方案具有以下优点:
[0051]本发明的EEPROM结构具有控制栅结构，使得存储阵列具有控制栅线，从本发明提供的操作方法可以看出，正是由于控制栅线的存在，使得每个字节的存储单元都可以被单独操作而不影响其他存储单元。在实现相同存储空间的情况下，本发明的EEPROM结构和存储阵列均小于现有技术。
【专利附图】
【附图说明】
[0052]图1为现有EEPROM结构的剖视图；
[0053]图2为现有EEPROM存储阵列的俯视图；
[0054]图3为本发明实施例的EEPROM结构的剖视图；
[0055]图4为本发明实施例的存储阵列的俯视图
[0056]图5为本发明实施例的存储阵列进行编程操作时的电压示意图；
[0057]图6为本发明实施例的存储阵列进行擦除操作时的电压示意图；
[0058]图7为本发明实施例的存储阵列进行读取操作时的电压示意图。
【具体实施方式】
[0059]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0060]如图3所示，本发明实施例提供的EEPROM结构包括:半导体衬底10、位线结构BL、源线结构SL、字线结构WL、浮栅结构FG和控制栅结构CG。
[0061]位线结构BL、源线结构SL、字线结构WL和浮栅结构FG均位于半导体衬底10的表面。字线结构WL位于位线结构BL和源线结构SL之间。浮栅结构FG位于字线结构WL和源线结构SL之间。控制栅结构CG位于浮栅结构FG的表面。半导体衬底10内具有掺杂阱101，掺杂阱101内形成有源极102和漏极103，位线结构BL与漏极103相接触，源线结构SL与源极102相接触。
[0062]半导体衬底10可以为P型半导体衬底，与之对应的，掺杂阱101为N阱。
[0063]位线结构BL和源线结构SL可以为金属材料。
[0064]字线结构WL可以包括:字线介质层和字线。字线介质层位于半导体衬底10的表面，字线位于所述字线介质层的表面。所述字线的材料可以为多晶硅。所述字线介质层可以为氮化硅或二氧化硅。
[0065]浮栅结构FG可以包括:浮栅介质层和浮栅。浮栅介质层位于半导体衬底10的表面，浮栅位于浮栅介质层的表面。所述浮栅的材料可以为多晶硅。所述浮栅介质层可以为
氮化硅或二氧化硅。
[0066]控制栅结构包括:控制栅介质层和控制栅。控制栅介质层位于浮栅结构的表面，控制栅位于控制栅介质层的表面。具体的，控制栅介质层位于浮栅结构的浮栅的表面。所述控制栅的材料可以为多晶硅。所述控制栅介质层可以为氮化硅或二氧化硅。
[0067]位线结构BL与字线结构WL之间可以填充有绝缘材料，字线结构WL与浮栅结构FG和控制栅结构CG之间可以填充有绝缘材料，浮栅结构FG和控制栅结构CG与源线结构SL之间可以填充有绝缘材料。
[0068]本领域技术人员可以根据上述EEPROM结构的描述从而获知实现上述EEPROM结构的制造方法，此处不再赘述。
[0069]本发明实施例还提供一种由上述EEPROM结构组成的存储阵列。所述存储阵列包括:呈M行N列排布的存储单元、N条源线和N条位线，M≥1，N≥I且N为8的整数倍。
[0070]位于第η列存储单元中的源线结构均连接第η条源线，I ^ n ^ N,位于第η列存储单元中的位线结构均连接第η条位线。位于第8k-7列至第8k列的存储单元中的掺杂讲连接在一起以形成子阵列掺杂阱，N/8。位于同一行存储单元中的字线结构连接在一起以形成字线，位于同一行存储单元中的控制栅结构连接在一起以形成控制栅线。
[0071]下面以M=4、N=8为例，对本实施例的存储阵列作进一步说明。如图4所示，存储阵列包括呈4行8列排布的存储单元、8条源线和8条位线。
[0072]所述8条源线包括:源线SLl、源线SL2、源线SL3、源线SL4、源线SL5、源线SL6、源线SL7和源线SL8。第I列存储单元的源线结构均连接源线SL1，第2列存储单元的源线结构均连接源线SL2，第3列存储单元的源线结构均连接源线SL3，第4列存储单元的源线结构均连接源线SL4，第5列存储单元的源线结构均连接源线SL5，第6列存储单元的源线结构均连接源线SL6，第7列存储单元的源线结构均连接源线SL7，第8列存储单元的源线结构均连接源线SL8。
[0073]所述8条位线包括:位线BLl、位线BL2、位线BL3、位线BL4、位线BL5、位线BL6、位线BL7和位线BL8。第I列存储单元的位线结构均连接位线BLl,第2列存储单元的位线结构均连接位线BL2,第3列存储单元的位线结构均连接位线BL3,第4列存储单元的位线结构均连接位线BL4,第5列存储单元的位线结构均连接位线BL5,第6列存储单元的位线结构均连接位线BL6,第7列存储单元的位线结构均连接位线BL7,第8列存储单元的位线结构均连接位线BL8。
[0074]位于同一行存储单元中的字线结构在一起后形成了 4条字线。具体的，位于第I行的存储单元中的字线结构形成了字线WL1，位于第2行的存储单元中的字线结构形成了字线WL2，位于第3行的存储单元中的字线结构形成了字线WL3，位于第4行的存储单元中的字线结构形成了字线WL4。
[0075]位于同一行存储单元中的控制栅结构连接在一起后形成4条控制栅线。具体的，位于第I行的存储单元中的控制栅结构形成了控制栅线CGl，位于第2行的存储单元中的控制栅结构形成了控制栅线CG2，位于第3行的存储单元中的控制栅结构形成了控制栅线CG3，位于第4行的存储单元中的控制栅结构形成了控制栅线CG4。
[0076]所述4行8列的存储单元中的掺杂阱连接在一起形成了子阵列掺杂阱1011。
[0077]在本实施例的存储阵列中，位于同一列第m行和第m+1行的存储单元的源极可以连接在一起，位于同一列第m行和第m-Ι行的存储单元的漏极可以连接在一起，I
且m为奇数。例如，继续参考图4，位第I行第I列和第2行第I列的存储单元的源极连接在一起并通过同一个接触孔与源线SLl连接，位第2行第I列和第3行第I列的存储单元的漏极连接在一起并通过同一个接触孔与位线BLl连接。
[0078]本实施例还提供一种上述实施例中的存储阵列的操作方法，所述操作方法包括编程方法、擦除方法和读取方法。
[0079]所述编程方法包括如下步骤:
[0080]施加OV的电压至与待编程存储单元连接的位线；
[0081]施加OV的电压至所述待编程存储单元的字线结构所在的字线；
[0082]施加6V?IOV的电压至所述待编程存储单元的控制栅结构所在的控制栅线；
[0083]施加-4V?-7V的电压至与所述待编程存储单元连接的源线；
[0084]施加OV的电压至所述待编程存储单元的掺杂阱所在的子阵列掺杂阱；
[0085]施加OV的电压至未与所述待编程存储单元连接的位线；
[0086]施加OV的电压至未与所述待编程存储单元连接的源线；
[0087]施加OV的电压至除所述待编程存储单元的字线结构所在的字线以外的字线；
[0088]施加OV的电压至除所述待编程存储单元的控制栅结构所在的控制栅线以外的控制栅线；
[0089]施加OV的电压至除所述待编程存储单元的掺杂阱所在的子阵列掺杂阱以外的子阵列掺杂阱。
[0090]通过施加上述编程电压，施加至控制栅线上的电压耦合至浮栅上，在源线与浮栅之间形成的电场作用下，通过栅诱导漏极泄漏电流(gated-1nduce drain leakage, GIDL)效应使电子从源线上移动到浮栅，实现编程操作。
[0091]下面以存储阵列为4行16列为例，对上述编程方法做进一步说明。为了突出操作方法中涉及的各个操作电压，图5至图7中简化了存储阵列的结构图，仅示出了与施加操作电压相关的源线、位线、字线、控制栅线和子阵列掺杂阱。
[0092]如图5所示，所述存储阵列包括16条位线、16条源线、4条字线、4条控制栅线和2个子阵列掺杂讲。
[0093]16条位线分别为位线BL1、位线BL2、位线BL3、位线BL4、位线BL5、位线BL6、位线BL7和位线BL8,以及位线BL1，、位线BL2，、位线BL3，、位线BL4，、位线BL5，、位线BL6，、位线BL7’和位线BL8，。
[0094]16条源线分别为源线SL1、源线SL2、源线SL3、源线SL4、源线SL5、源线SL6、源线SL7和源线SL8，以及源线SL1’、源线SL2’、源线SL3’、源线SL4’、源线SL5’、源线SL6’、源线SL7’和源线SL8’。
[0095]4条字线分别为字线WL1、字线WL2、字线WL3和字线WL4。
[0096]4条控制栅线CGl分别为控制栅线CG1、控制栅线CG2、控制栅线CG3和控制栅线CG4。
[0097]2个子阵列掺杂阱分别为子阵列掺杂阱1011和子阵列掺杂阱1012，所述子阵列掺杂阱1011和子阵列掺杂阱1012均为N阱，子阵列掺杂阱1011和子阵列掺杂阱1012之间不相连。
[0098]在EEPROM的存储整列中，每8个存储单元为一个字节，对存储整列的操作过程中，均以字节为单位。例如，第I行第I列至第I行第8列的存储单元为一个字节，第2行第I列至第2行第8列的存储单元为一个字节，第I行第9列至第I行第16列的存储单元为一个字节。图5示出对第I行第I列至第I行第8列的存储单元进行编程操作时对源线、位线、字线、控制栅线和子阵列掺杂阱施加的电压情况。
[0099]具体的,第I行第I列至第I行第8列的存储单元为待编程存储单元,对其进行编程操作时执行下列步骤:
[0100]施加OV的电压至位线BLl?BL8 ；
[0101 ] 施加OV的电压至字线WLl ；
[0102]施加8V的电压至控制栅线CGl ；
[0103]施加-5V的电压至源线SLl?SL8 ；
[0104]施加OV的电压至子阵列掺杂阱1011 ；
[0105]施加OV的电压至位线BL1’?BL8’ ；
[0106]施加OV的电压至源线SL1’?SL8’ ；
[0107]施加OV的电压至字线WL2?WL4 ；
[0108]施加OV的电压至控制栅线CG2?CG4 ；
[0109]施加OV的电压子阵列掺杂阱1012。
[0110]本实施例所述的擦除方法包括如下步骤:
[0111]施加8V?12V的电压至与待擦除存储单元连接的位线；
[0112]施加OV的电压至所述待擦除存储单元的字线结构所在的字线；
[0113]施加-6V?-1OV的电压至所述待擦除存储单元的控制栅结构所在的控制栅线；
[0114]施加8V?12V的电压至与所述待擦除存储单元连接的源线；
[0115]施加8V?12V的电压至所述待擦除存储单元的掺杂阱所在的子阵列掺杂阱；
[0116]施加OV电压至未与所述待擦除存储单元连接的位线；
[0117]施加OV电压至未与所述待擦除存储单元连接的源线；
[0118]施加OV电压至除所述待擦除存储单元的字线结构所在的字线以外的字线；
[0119]施加2V?5V电压至除所述待擦除存储单元的控制栅结构所在的控制栅线以外的控制栅线；[0120]施加OV电压至除所述待擦除存储单元的掺杂阱所在的子阵列掺杂阱以外的子阵列掺杂阱。
[0121 ] 通过施加上述擦除电压，存储于所述待擦除存储单元的浮栅中的电子通过源线流走，实现擦除操作。
[0122]继续以上述4行16列为例进行说明，图6示出对第I行第I列至第I行第8列的存储单元进行擦除操作时对源线、位线、字线、控制栅线和子阵列掺杂阱施加的电压情况。
[0123]具体的，第I行第I列至第I行第8列的存储单元为待擦除存储单元，对其进行擦除操作时执行下列步骤:
[0124]施加IOV的电压至位线BLl?BL8 ；
[0125]施加OV的电压至字线WLl ；
[0126]施加-8V的电压至控制栅线CGl;
[0127]施加IOV的电压至源线SLl?SL8 ；
[0128]施加IOV的电压至子阵列掺杂阱1011 ；
[0129]施加OV的电压至位线BL1’?BL8’ ；
[0130]施加OV的电压至源线SL1’?SL8’ ；
[0131 ] 施加OV的电压至字线WL2?WL4 ；
[0132]施加3V的电压至控制栅线CG2?CG4 ；
[0133]施加OV的电压子阵列掺杂阱1012。
[0134]本实施例所述的读取方法包括如下步骤:
[0135]施加Vcc-0.8V?Vcc-1.2V的电压至与待读取存储单元连接的位线；
[0136]施加Vcc-L 2?Vcc-1.8V的电压至所述待读取存储单元的字线结构所在的字线.[0137]施加Vcc-0.4V?Vcc-0.7V的电压至所述待读取存储单元的控制栅结构所在的控制栅线；
[0138]施加Vcc的电压至与所述待读取存储单元连接的源线；
[0139]施加Vcc的电压至所述待读取存储单元的掺杂阱所在的子阵列掺杂阱；
[0140]施加OV的电压至未与所述待读取存储单元连接的位线；
[0141]施加OV的电压至未与所述待读取存储单元连接的源线；
[0142]施加Vcc的电压至除所述待读取存储单元的字线结构所在的字线以外的字线；
[0143]施加Vcc的电压至除所述待读取存储单元的控制栅结构所在的控制栅线以外的控制栅线；
[0144]施加OV的电压至除所述待读取存储单元的掺杂阱所在的子阵列掺杂阱以外的子阵列掺杂阱。
[0145]通过施加上述读取电压，所述待读取存储单元导通，电流被读到其连接的位线上，实现读取操作。
[0146]继续以上述4行16列为例进行说明，图7示出对第I行第I列至第I行第8列的存储单元进行读取操作时对源线、位线、字线、控制栅线和子阵列掺杂阱施加的电压情况。
[0147]具体的，第I行第I列至第I行第8列的存储单元为待读取存储单元，对其进行读取操作时执行下列步骤:[0148]施加Vcc-1V的电压至位线BLl?BL8 ；
[0149]施加Vcc-1.5V的电压至字线WLl ；
[0150]施加Vcc-0.6V的电压至控制栅线CGl;
[0151 ]施加Vcc的电压至源线SLl?SL8 ；
[0152]施加Vcc的电压至子阵列掺杂阱1011 ；
[0153]施加OV的电压至位线BL1’?BL8’ ；
[0154]施加OV的电压至源线SL1’?SL8’ ；
[0155]施加Vcc的电压至字线WL2?WL4 ；
[0156]施加Vcc的电压至控制栅线CG2?CG4 ；
[0157]施加OV的电压子阵列掺杂阱1012。
[0158]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【权利要求】
1.一种EEPROM结构，其特征在于，包括:半导体衬底、位线结构、源线结构、字线结构、浮栅结构和控制栅结构； 所述位线结构、源线结构、字线结构和浮栅结构均位于所述半导体衬底的表面； 所述字线结构位于所述位线结构和源线结构之间； 所述浮栅结构位于所述字线结构和源线结构之间； 所述控制栅结构位于所述浮栅结构的表面； 所述半导体衬底内具有掺杂阱，所述掺杂阱内形成有源极和漏极，所述位线结构与所述漏极相接触，所述源线结构与所述源极相接触。
2.如权利要求1所述的EEPROM结构，其特征在于，所述字线结构包括:字线介质层和字线； 所述字线介质层位于所述半导体衬底的表面，所述字线位于所述字线介质层的表面。
3.如权利要求1所述的EEPROM结构，其特征在于，所述浮栅结构包括:浮栅介质层和浮栅； 所述浮栅介质层位于所述半导体衬底的表面，所述浮栅位于所述浮栅介质层的表面。
4.如权利要求1所述的EEPROM结构，其特征在于，所述半导体衬底为P型半导体衬底，所述掺杂阱为N阱。
5.如权利要求1所述的EEPROM结构，其特征在于，所述控制栅结构包括:控制栅介质层和控制栅； 所述控制栅介质层位于所述浮栅结构的表面，所述控制栅位于所述控制栅介质层的表面。
6.一种存储阵列，其特征在于，包括:呈M行N列排布的存储单元、N条源线和N条位线，MS 1，NSl且N为8的整数倍，所述存储单元为权利要求1-5任一权利要求所述的EEPROM 结构； 位于第η列存储单元中的源线结构均连接第η条源线，I ^ n ^ N,位于第η列存储单元中的位线结构均连接第η条位线； 位于第8k-7列至第8k列的存储单元中的掺杂阱连接在一起以形成子阵列掺杂阱，I≥k≥N/8 ; 位于同一行存储单元中的字线结构连接在一起以形成字线，位于同一行存储单元中的控制栅结构连接在一起以形成控制栅线。
7.如权利要求6所述的存储阵列，其特征在于，位于同一列第m行和第m+1行的存储单元的源极连接在一起，位于同一列第m行和第m-Ι行的存储单元的漏极连接在一起，I≥m≥M且m为奇数。
8.—种权利要求6或7所述的存储阵列的编程方法，其特征在于，包括: 施加OV的电压至与待编程存储单元连接的位线； 施加OV的电压至所述待编程存储单元的字线结构所在的字线； 施加6V~IOV的电压至所述待编程存储单元的控制栅结构所在的控制栅线； 施加-4V~-7V的电压至与所述待编程存储单元连接的源线； 施加OV的电压至所述待编程 存储单元的掺杂阱所在的子阵列掺杂阱； 施加OV的电压至未与所述待编程存储单元连接的位线；施加OV的电压至未与所述待编程存储单元连接的源线； 施加OV的电压至除所述待编程存储单元的字线结构所在的字线以外的字线； 施加OV的电压至除所述待编程存储单元的控制栅结构所在的控制栅线以外的控制栅线.施加OV的电压至除所述待编程存储单元的掺杂阱所在的子阵列掺杂阱以外的子阵列惨杂讲。
9.一种权利要求6或7所述的存储阵列的擦除方法，其特征在于，包括: 施加8V~12V的电压至与待擦除存储单元连接的位线； 施加OV的电压至所述待擦除存储单元的字线结构所在的字线； 施加-6V~-1OV的电压至所述待擦除存储单元的控制栅结构所在的控制栅线； 施加8V~12V的电压至与所述待擦除存储单元连接的源线； 施加8V~12V的电压至所述待擦除存储单元的掺杂阱所在的子阵列掺杂阱； 施加OV电压至未与所述待擦除存储单元连接的位线； 施加OV电压至未与所述待擦除存储单元连接的源线； 施加OV电压至除所述待擦除存储单元的字线结构所在的字线以外的字线； 施加2V~5V电压至除所述待擦除存储单元的控制栅结构所在的控制栅线以外的控制栅线； 施加OV电压至除所述待擦除存储单元的掺杂阱所在的子阵列掺杂阱以外的子阵列掺杂阱。
10.一种权利要求6或7所述的存储阵列的读取方法，其特征在于，包括: 施加Vcc-0.8V~Vcc-1.2V的电压至与待读取存储单元连接的位线，Vcc为所述存储阵列的电源电压； 施加Vcc-L 2~Vcc-1.8V的电压至所述待读取存储单元的字线结构所在的字线； 施加Vcc-0.4V~Vcc-0.7V的电压至所述待读取存储单元的控制栅结构所在的控制栅线， 施加Vcc的电压至与所述待读取存储单元连接的源线； 施加Vcc的电压至所述待读取存储单元的掺杂阱所在的子阵列掺杂阱； 施加OV的电压至未与所述待读取存储单元连接的位线； 施加OV的电压至未与所述待读取存储单元连接的源线； 施加Vcc的电压至除所述待读取存储单元的字线结构所在的字线以外的字线； 施加Vcc的电压至除所述待读取存储单元的控制栅结构所在的控制栅线以外的控制栅线； 施加OV的电压至除所述待读取存储单元的掺杂阱所在的子阵列掺杂阱以外的子阵列掺杂阱。
【文档编号】G11C16/26GK103811064SQ201410083736
【公开日】2014年5月21日 申请日期:2014年3月7日 优先权日:2014年3月7日
【发明者】胡剑, 杨光军 申请人:上海华虹宏力半导体制造有限公司