位线电压转换驱动和电流测试电路的制作方法

本发明涉及数字电路，特别涉及数字电路中的驱动和电流测试电路。

背景技术：

FPGA(现场可编程门阵列)是现代通信技术、电子技术、计算机技术、自动化技术中广泛采用的重要工具。FLASH存储器是一种新型不挥发性半导体存储器，它结合了其它存储器的优点，具有高密度、低成本和高可靠性的特点。而基于FLASH的FPGA芯片，则将二者有机地结合起来，从而实现了高密度存储和传输功能。由于这种芯片具有低成本、存储密度大的特点，已经广泛应用于各个领域，包括PC及外设、电信交换机、网络互连设备、仪器仪表、汽车电子，同时还包括新兴的语音、图像、数据存储类产品。

目前关于FPGA和存储器的位线电压转换驱动和电流测试电路的结构复杂，工作时的功耗过大，数据传输延迟时间过大，不适合用在大规模、低功耗、高速的集成电路器件的结构之中。

技术实现要素：

针对上述技术不足，本发明提出了一种基于FLASH单元的FPGA的位线电压转化驱动和电流测试电路，可以快速准确地提供位线所需两种电平，并且可以测试与位线相连接的FLASH单元中的电流大小。

本发明解决其技术问题所采用的技术方案是：位线电压转换驱动和电流测试电路，包括：

主从触发器，接收输入信号，并对其采样得到的数字信号输出至电压逻辑选择驱动电路；

电压逻辑选择驱动电路，接收数字信号和输入的控制信号，并通过内部锁存器存储的数据和逻辑信号的开关选择，得到驱动FLASH单元的位线和源极的电平信号；

电流型灵敏放大器电路，接收电平信号进行放大并输出逻辑高低电平用于位线电压的驱动和位线电流的测试。

所述电压逻辑选择驱动电路包括PMOS管、传输门、锁存器、NMOS管、译码开关电路；

PMOS管3的源极与电源连接、栅极与锁存器的输出控制端连接、漏极与PMOS管2的源极连接；PMOS管2的栅极作为电压逻辑选择驱动电路的输入端H5_9、漏极与传输门的第一传输端连接；

传输门的两个控制端分别作为电压逻辑选择驱动电路的输入端H5_4、H5_8，传输门的第二传输端作为电压逻辑选择驱动电路的输出端BL；

锁存器的脉冲信号端作为电压逻辑选择驱动电路的输入端H5_7，锁存器的输入端与译码开关电路的源端连接，锁存器的输入控制端与译码开关电路的控制端连接。

所述译码开关电路包括NMOS管4、NMOS管5和NMOS管6、NMOS管8、NMOS管9和NMOS管10；

NMOS管4的栅极作为控制端与锁存器的输入控制端连接，漏极接地，源极与NMOS管5的源极连接；NMOS管5的栅极作为电压逻辑选择驱动电路的输入端H5_6，NMOS管5的漏极与NMOS管6的漏极作为电压逻辑选择驱动电路的输出端SL，并与传输门的第一传输端连接；NMOS管6的栅极作为电压逻辑选择驱动电路的输入端H5_5，源极接地；

NMOS管9的漏极与锁存器的输入端连接，栅极与NMOS管8的栅极连接，并作为电压逻辑选择驱动电路的输入端ADD；NMOS管9的源极与NMOS管10的漏极连接，NMOS管10的源极接地，栅极与主从触发器的输出端连接；NMOS管8的源极为输出端OUT用于连接电流型灵敏放大器，漏极与传输门的第二传输端连接。

所述电流型灵敏放大器电路包括电流比较器、PMOS管和反相器；

所述电流比较器两个偏置端分别用于连接外部控制信号；电流比较器的输入端IN与电压逻辑选择驱动电路的输出端OUT连接，输出端与反相器的输入端连接；

反相器的输入端与PMOS管33的漏极连接，PMOS管33的源极与电源连接，栅极用于连接外部控制信号；反相器的输出端用于连接FLASH单元。

所述电流比较器包括PMOS管和NMOS管；PMOS管6、PMOS管7的源极与电源连接，栅极互连，漏极分别与NMOS管11漏极、NMOS管12漏极连接；NMOS管11栅极、NMOS管12栅极接地，NMOS管11源极与电流负载电路连接，NMOS管12源极作为电流比较器的输入端IN；所述PMOS管6的栅极与漏极连接；所述NMOS管11栅极作为偏置端H5_3；

电流负载电路包括三个NMOS管；NMOS管22的栅极、NMOS管23的栅极与电源连接，NMOS管24栅极作为偏置端H5_2；NMOS管22的漏极与NMOS管11的源极连接，源极与NMOS管24的漏极连接，NMOS管24的源极与NMOS管23的漏极连接，NMOS管23的源极接地。

本发明具有以下有益效果及优点：

提供了一种新型的位线电压转换驱动电路，可以利用两种不同的高低电平随机驱动不同列的存储单元阵列的漏极和源极，从而减小了存储单元阵列间电容的耦合，保证了FLASH存储单元在编程、擦除操作时具有较高的可靠性，使FLASH能够快速稳定地工作，提高了整个电路系统的性能。

附图说明

图1是本发明一实施方式的基于FLASH单元的FPGA的编程、擦除位线电压转换驱动产生电路的原理框图；

图2是图1所示电路框图中主从触发器的一种实现方式的电路原理图；

图3是图1所示电路框图中电压逻辑传输选择驱动电路的一种实现方式的电路原理图；

图4是图1所示电路框图中电流型灵敏放大器电路的一种实现方式的电路原理图。

具体实施方式

下面结合实施例对本发明做进一步的详细说明。

本发明提供了一种基于FLASH的FPGA的位线电平转换驱动和电流测试电路，包括对输入信号进行采样的主从触发器；根据所述主从触发器输出的信号用来控制电压逻辑选择驱动电路的输出是否改变状态；电压逻辑选择驱动电路，配置为根据其内部端口输入的控制信号，通过内部锁存器存储的数据和逻辑信号的开关选择，得到驱动FLASH单元的位线和源极的电平信号；电流型灵敏放大器电路，配置为用来测试与位线连接的FLASH单元的电流值，并输出逻辑高低电平。该电路在选择FLASH存储单元十条位线中的其中一条进行驱动时，可以快速准确地提供该位线所需要的两种电平，保证系统的可靠性，最大限度地满足多种基于FLASH的FPGA系统中的位线电压转换驱动模块，具有结构简单、使用方便等优点。

根据本发明提供的基于FLASH单元的FPGA的位线电压转化驱动测试电路包括：主从触发器、电压逻辑选择驱动电路、电流型灵敏放大器。主从触发器配置为对输入信号采样，得到的采样信号输入至电压逻辑选择驱动电路，作为写入内部锁存器“0”的控制信号；电压逻辑选择驱动电路根据其内部端口输入的控制信号，一方面得到驱动字线的电平信号BL、SL，另一方面使外部的FLASH单元的位线与内部的电流型灵敏放大器输入端连接在一起；电流型灵敏放大器通过检测FLASH单元的电流而输出逻辑电平。

在一些实施方式中，主从触发器由一系列逻辑门组合而成。

在一些实施方式中，电压逻辑选择驱动电路包括一个锁存器和一些逻辑传输门电路，适于提供位线所需的分别用于编程、擦除过程的两种电平。

在一些实施方式中，电压逻辑选择驱动电路根据其端口控制信号的赋值，选择用于编程、擦除过程的位线电压并输出。

在一些实施方式中，电流型灵敏放大器与位线BL连接，适于检测FLASH单元的电流值。

位线电压转换驱动和电流测试电路，包括：

主从触发器，接收输入信号，而并输出根据对输入信号的采样得到的数字信号；

电压逻辑选择驱动电路，配置为根据其内部端口输入的控制信号，通过内部锁存器存储的数据和逻辑信号的开关选择，得到驱动FLASH单元的位线和源极的电平信号；

电流型灵敏放大器电路，配置为用来测试与位线连接的FLASH单元的电流值，并输出逻辑高低电平。

基于FLASH单元的FPGA的位线电压转换驱动和电流测试电路，其中所述主从触发器由逻辑门组合而成，电压逻辑选择驱动电路由内部锁存器和简单的逻辑传输门组合而成，电流型灵敏放大器的结构采用电流源做负载的套筒式共栅放大器结构。

基于FLASH单元的FPGA的位线电压逻辑选择驱动电路，其中内部锁存器用来存储数据，逻辑传输门用来控制和传输信号。

基于FLASH单元的FPGA的位线电压转换驱动和电流测试电路，其中所述主从触发器输出的信号输入电压逻辑选择驱动电路的一个输入NMOS 10传输门的栅极中，构成输入逻辑“0”的控制信号，相当于将“0”写入电压逻辑选择驱动电路之中，并在锁存器中存储。

基于FLASH单元的FPGA的位线电压转换驱动和电流测试电路，其中所述电压逻辑选择驱动电路包括锁存器和传输逻辑门电路，适于提供位线所需的分别用于编程、擦除过程的两种电平。

基于FLASH单元的FPGA的位线电压转换驱动和电流测试电路，其中所述电压逻辑选择驱动电路根据所述电压逻辑传输选择驱动电路的控制端口信号的赋值，选择用于编程、擦除过程的位线和源极电压并输出。

基于FLASH单元的FPGA的位线电压转换驱动和电流测试电路，其中所述电流型灵敏放大器电路，根据所述控制端口信号的赋值和电路结构，用于测试与位线连接的FLASH单元的电流值，并输出逻辑高低电平。

图1是本发明一实施方式的基于FLASH单元的FPGA的位线电压转换驱动电路结构示意图。

如图1所示，该驱动电路包括主从触发器10、电压逻辑选择驱动电路20和电流型灵敏放大器30。

主从触发器10设置为对输入信号进行采样，输出为电压逻辑选择驱动电路20提供控制信号。电压逻辑选择驱动电路20设置为根据主从触发器10输出的信号和其它的逻辑控制信号共同配合，进而进行电压在高、低电平之间的转换，为输出位线BL、源极SL信号提供合适的高低电平。

电压逻辑选择驱动电路20设置为根据H5_9、H5_8、H5_7、H5_6、H5_5、H5_4、ADD等其内部端口的输入信号的逻辑组合，为在编程、擦除时选择两种电平中的一种，分别作为驱动FLASH存储单元位线和源极电平的输出信号。

图2示意性地显示了图1所示电路框图中主从触发器10的一种实现方式的电路原理图。

如图2所示，根据一种实施方式，主从触发器电路10由一系列逻辑门组合而成。其中，端口RESET1、RESET2、RESET3是从外部输入主从触发器10的使能信号，CLK输入采样时钟信号，该采样时钟信号的频率根据电路要实现的特定功能设置，DIN输入采样输入信号，由主触发器对其进行采样，从触发器输出信号H5_1_O，作为电压逻辑选择驱动电路20的一个输入。

其中，CLK通过一个反相器实现正反输出信号，分别作为主触发器和从触发器的时钟信号，实现时钟采样功能；其余的与非门和或非门组成了现有技术已知的反馈结构的触发器，实现了数据寄存的功能。

图3示意性地显示了图1所示电路框图中电压逻辑选择驱动电路20的一种实现方式的电路原理图。其中，VPPH电源是由外部模拟电荷泵电路稳定后提供的高电压。

如图3所示，电压逻辑选择驱动电路20的输入控制信号包括端口H5_9、H5_8、H5_7、H5_6、H5_5、H5_4、ADD输入的信号。其中，端口H5_9输入外加使能信号，端口H5_8和端口H5_4输入外加使能信号，通过控制传输门的开关决定是否将BL、SL连接在一起，端口H5_6和端口H5_5输入外加使能信号，可以将源极信号固定为逻辑“0”，端口H5_7输入外加脉冲信号，用来将锁存器中的数据清除，端口ADD输入外加使能信号，决定电压逻辑选择驱动电路20是否正常工作，端口V6_10输入是从触发器10的输出，决定是否向内部锁存器传输“0”数据。如图1中所示，上述端口在电压逻辑选择驱动电路20外被全部引出，以便测试电路时使用。电压逻辑选择驱动电路20的输出信号是BL、SL，最终连接到FLASH存储单元的位线和源极电压上，而输出信号OUT是工作在测试模式时，通过与位线BL连接而检测FLASH存储单元的电流值。

如图3所示，驱动电压VPPH输入至PMOS管PMOS 3的源极，PMOS 3的漏极连接到PMOS 2的源极，PMOS 1和NMOS 7组成的传输门一端接入PMOS 2的漏极即输出端口SL，另外一端接输出端口BL；端口H5_9连入PMOS 2的栅极，端口H5_8连入PMOS 1的栅极，端口H5_4连入NMOS7的栅极，这些管子构成的逻辑作用是将驱动电压VPPH传入到BL或SL的某一端。

PMOS管PMOS 5、PMOS 4和NMOS管NMOS 3、NMOS 4以及NMOS 1构成了锁存器电路，端口H5_7连入NMOS 1的栅极，它提供一个比较窄的高电平脉冲信号，用来为锁存器下一次写入新的数据进行清零的操作。

PMOS 5和NMOS 3的栅极与PMOS 3的栅极互连，PMOS 4和NMOS 2的漏极，即锁存器的输出连入NMOS 4的栅极和NMOS 9的漏极，NMOS 5的源极与NMOS 4的漏极相连，NMOS 5的漏极与NMOS 6的漏极相连，接到输出端口SL；端口H5_6连入NMOS 5的栅极，端口H5_5连入NMOS 6的栅极，通过控制信号的选择，可以将SL钳位到地信号。

NMOS 9的源极与NMOS 10的漏极相连，NMOS 9的栅极与NMOS 8的栅极互连，NMOS 8的漏极接到输出端BL，源极接到输出端OUT；端口V6_10连入NMOS 10的栅极，它来源于主从触发器电路10的输出信号；端口ADD同时连入NMOS 9和NMOS 8的栅极，它决定了电压逻辑选择驱动电路20是否正常工作，同时也使电流型灵敏放大器30与FLASH单元连接。

根据上述实施方式，将电压逻辑选择驱动电路20的输入控制端口进行有规律的赋值，可开通或关断MOS管，从而分别按照FLASH存储器在编程、擦除操作时所需要的不同电压，为输出端口BL、SL提供输出电平，达到驱动位线的目的。

图4示意性地显示了图1所示电路框图中电流型灵敏放大器30的一种实现方式的电路原理图。

如图4所示，电流型灵敏放大器30的输入控制信号包括端口H5_0、H5_2、H5_3输入的信号。其中，端口H5_0输入外加使能信号，通过PMOS 33将电源VDDP传递下来，端口H5_2和端口H5_3输入外加使能信号，作为偏置控制端，输入端口IN是与FLASH单元的位线连接，输出端口OUT提供输出逻辑电平。

如图4所示，电源电压VDDP输入至PMOS 7和PMOS 6的源极，PMOS 7和PMOS 6构成电流镜负载结构，NMOS 11和NMOS 12组成共栅极运放结构，NMOS 12的源极一端接输入端口IN，与FLASH单元连接；NMOS 22、NMOS 24和NMOS 23构成电流漏负载结构，提供一路固定大小的电流；PMOS 8管和NMOS 13构成反相器结构，增加电流型灵敏放大器30的驱动能力。

以上所述仅为本发明的实施例，并非因此限定本发明的专利保护范围，本发明还可以对上述各种模块进行附加地改进，或者是采用技术等同物进行替换，例如：增加进一步优化的其他模块等等。故凡运用本发明的说明书及图示内容所作的等效结构变化，或直接或间接运用于其他相关技术领域均同理皆包含于本发明所涵盖的范围内。