一种利用CNFET实现的三值4‑81线地址译码器的制作方法

本发明涉及一种4-81线地址译码器，尤其是涉及一种利用CNFET实现的三值4-81线地址译码器。

背景技术：

静态随机存储器(Static Random Access Memory,SRAM)读写速度快，常用作处理器和内存间的接口电路，作为处理器的高速缓存。随着超大规模集成电路(Very Large Scale Integration,VLSI)的发展，处理器时钟频率增加，对SRAM读写速度提出了更高的要求。地址译码器作为SRAM的重要的组成部分，其地址译码器延时占SRAM读写延时的很大一部分，因此SRAM的读写速度和功耗与地址译码器的性能有很大的关系。高性能地址译码器的设计对提高SRAM的读写速度降低功耗起了很大的作用。

传统地址译码器采用CMOS技术设计，随着特征尺寸缩小到纳米量级，互连线寄生效应带来的门延时、互连线串扰等问题越来越严重，地址译码器的工作速度遇到很大的挑战。而准一维结构的碳纳米管(Carbon Nanotube,CNT)因具有弹道传输特性、化学性质稳定和栅压调制便捷等特点，具有代替CMOS工艺的可能。将CNTs作为导电沟道可制得碳纳米场效应晶体管(Carbon Nanotube Field Effect Transistor,CNFET)。文献DENG J,WONG H S P.A Compact SPICE Model for Carbon-Nanotube Field-Effect Transistors Including Nonidealities and Its Application-Part I:Model of the Intrinsic Channel Region[J].IEEE Transactions on Electron Devices,2007,54(12):3186-3194.研究表明，碳纳米场效应晶体管的极间电容仅为MOSFET极间电容的4％，故利用CNFET设计的地址译码器具有更小的延时，可提高地址译码器的工作速度。二值逻辑系统中，n输入地址译码器，在SRAM中可控制2ⁿ个SRAM单元的读写操作。而在多值逻辑系统中，n输入地址译码器可控制更多的SRAM单元。如最小基的三值逻辑，其逻辑取值为“0”、“1”和“2”；三值n输入地址译码器在SRAM中，可控制3ⁿ个SRAM的读写操作，从而提高了地址译码器的译码效率。在控制相同个数的SRAM单元时，采用三值地址译码器可减少封装的管脚数目。

鉴此，设计一种功耗较低，延时较小的利用CNFET实现的三值4-81线地址译码器具有重要意义。

技术实现要素：

本发明所要解决的技术问题是提供一种功耗较低，延时较小的利用CNFET实现的三值4-81线地址译码器。

本发明解决上述技术问题所采用的技术方案为：一种利用CNFET实现的三值4-81线地址译码器，包括十个三值2-9线地址译码器，所述的三值2-9线地址译码器具有使能端、第一输入端、第二输入端、第一输出端、第二输出端、第三输出端、第四输出端、第五输出端、第六输出端、第七输出端、第八输出端和第九输出端；十个所述的三值2-9线地址译码器分别为第一三值2-9线地址译码器、第二三值2-9线地址译码器、第三三值2-9线地址译码器、第四三值2-9线地址译码器、第五三值2-9线地址译码器、第六三值2-9线地址译码器、第七三值2-9线地址译码器、第八三值2-9线地址译码器、第九三值2-9线地址译码器和第十三值2-9线地址译码器；所述的第一三值2-9线地址译码器的第一输出端和所述的第二三值2-9线地址译码器的使能端连接，所述的第一三值2-9线地址译码器的第二输出端和所述的第三三值2-9线地址译码器的使能端连接，所述的第一三值2-9线地址译码器的第三输出端和所述的第四三值2-9线地址译码器的使能端连接，所述的第一三值2-9线地址译码器的第四输出端和所述的第五三值2-9线地址译码器的使能端连接，所述的第一三值2-9线地址译码器的第五输出端和所述的第六三值2-9线地址译码器的使能端连接，所述的第一三值2-9线地址译码器的第六输出端和所述的第七三值2-9线地址译码器的使能端连接，所述的第一三值2-9线地址译码器的第七输出端和所述的第八三值2-9线地址译码器的使能端连接，所述的第一三值2-9线地址译码器的第八输出端和所述的第九三值2-9线地址译码器的使能端连接，所述的第一三值2-9线地址译码器的第九输出端和所述的第十三值2-9线地址译码器的使能端连接，所述的第二三值2-9线地址译码器的第一输入端、所述的第三三值2-9线地址译码器的第一输入端、所述的第四三值2-9线地址译码器的第一输入端、所述的第五三值2-9线地址译码器的第一输入端、所述的第六三值2-9线地址译码器的第一输入端、所述的第七三值2-9线地址译码器的第一输入端、所述的第八三值2-9线地址译码器的第一输入端、所述的第九三值2-9线地址译码器的第一输入端和所述的第十三值2-9线地址译码器的第一输入端连接且其连接端为所述的三值4-81线地址译码器的第一输入端，所述的第二三值2-9线地址译码器的第二输入端、所述的第三三值2-9线地址译码器的第二输入端、所述的第四三值2-9线地址译码器的第二输入端、所述的第五三值2-9线地址译码器的第二输入端、所述的第六三值2-9线地址译码器的第二输入端、所述的第七三值2-9线地址译码器的第二输入端、所述的第八三值2-9线地址译码器的第二输入端、所述的第九三值2-9线地址译码器的第二输入端和所述的第十三值2-9线地址译码器的第二输入端连接且其连接端为所述的三值4-81线地址译码器的第二输入端，所述的第一三值2-9线地址译码器的第一输入端为所述的三值4-81线地址译码器的第三输入端，所述的第一三值2-9线地址译码器的第二输入端为所述的三值4-81线地址译码器的第四输入端，所述的第一三值2-9线地址译码器的使能端为所述的三值4-81线地址译码器的使能端；

所述的三值2-9线地址译码器包括两个结构相同的三值1-3线地址译码器、九个结构相同的三输入与非门和九个结构相同的反相器；所述的三值1-3线地址译码器具有输入端、第一输出端、第二输出端和第三输出端，所述的三输入与非门具有第一输入端、第二输入端、第三输入端和输出端；所述的三值1-3线地址译码器包括第一CNFET管、第二CNFET管、第三CNFET管、第四CNFET管、第五CNFET管、第六CNFET管、第七CNFET管、第八CNFET管、第九CNFET管、第十CNFET管和第十一CNFET管；所述的第三CNFET管、所述的第四CNFET管、所述的第七CNFET管、所述的第八CNFET管和所述的第十CNFET管均为P型CNFET管，所述的第一CNFET管、所述的第二CNFET管、所述的第五CNFET管、所述的第六CNFET管、所述的第九CNFET管和所述的第十一CNFET管均为N型CNFET管；所述的第一CNFET管的栅极、所述的第四CNFET管的源极、所述的第七CNFET管的源极、所述的第八CNFET管的源极和所述的第十CNFET管的源极均接入第一电源，所述的第一CNFET管的漏极接入第二电源，所述的第二电源是所述的第一电源的一半；所述的第八CNFET管的栅极、所述的第九CNFET管的栅极、所述的第十CNFET管的栅极和所述的第十一CNFET管的栅极连接且其连接端为所述的三值1-3线地址译码器的输入端；所述的第二CNFET管的栅极、所述的第三CNFET管的栅极、所述的第八CNFET管的漏极和所述的第九CNFET管的漏极连接且其连接端为所述的三值1-3线地址译码器的第一输出端；所述的第二CNFET管的源极、所述的第五CNFET管的源极、所述的第六CNFET管的源极、所述的第九CNFET管的源极和所述的第十一CNFET管的源极均接地；所述的第六CNFET管的栅极、所述的第七CNFET管的栅极、所述的第十CNFET管的漏极和所述的第十一CNFET管的漏极连接，所述的第四CNFET管的栅极、所述的第五CNFET管的栅极、所述的第六CNFET管的漏极和所述的第七CNFET管的漏极连接且其连接端为所述的三值1-3线地址译码器的第三输出端；所述的第一CNFET管的源极、所述的第二CNFET管的漏极、所述的第三CNFET管的漏极和所述的第五CNFET管的漏极连接且其连接端为所述的三值1-3线地址译码器的第二输出端；所述的第三CNFET管的源极和所述的第四CNFET管的漏极连接；两个所述的三值1-3线地址译码器分别为第一三值1-3线地址译码器和第二三值1-3线地址译码器，九个所述的三输入与非门分别为第一三输入与非门、第二三输入与非门、第三三输入与非门、第四三输入与非门、第五三输入与非门、第六三输入与非门、第七三输入与非门、第八三输入与非门和第九三输入与非门，九个所述的反相器分别为第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第八反相器和第九反相器；所述的第一三值1-3线地址译码器的输入端为所述的三值2-9线地址译码器的第一输入端，所述的第二三值1-3线地址译码器的输入端为所述的三值2-9线地址译码器的第二输入端，所述的第一三值1-3线地址译码器的第一输出端分别与所述的第一三输入与非门的第二输入端、所述的第二三输入与非门的第二输入端和所述的第三三输入与非门的第二输入端连接；所述的第一三值1-3线地址译码器的第二输出端分别与所述的第四三输入与非门的第二输入端、所述的第五三输入与非门的第二输入端和所述的第六三输入与非门的第二输入端连接；所述的第一三值1-3线地址译码器的第三输出端分别与所述的第七三输入与非门的第二输入端、所述的第八三输入与非门的第二输入端和所述的第九三输入与非门的第二输入端连接；所述的第二三值1-3线地址译码器的第一输出端分别与所述的第一三输入与非门的第三输入端、所述的第四三输入与非门的第三输入端和所述的第七三输入与非门的第三输入端连接；所述的第二三值1-3线地址译码器的第二输出端分别与所述的第二三输入与非门的第三输入端、所述的第五三输入与非门的第三输入端和所述的第八三输入与非门的第三输入端连接；所述的第二三值1-3线地址译码器的第三输出端分别与所述的第三三输入与非门的第三输入端、所述的第六三输入与非门的第三输入端和所述的第九三输入与非门的第三输入端连接；所述的第一三输入与非门的第一输入端、所述的第二三输入与非门的第一输入端、所述的第三三输入与非门的第一输入端、所述的第四三输入与非门的第一输入端、所述的第五三输入与非门的第一输入端、所述的第六三输入与非门的第一输入端、所述的第七三输入与非门的第一输入端、所述的第八三输入与非门的第一输入端和所述的第九三输入与非门的第一输入端连接且其连接端为所述的三值2-9线地址译码器的使能端；所述的第一三输入与非门的输出端和所述的第一反相器的输入端连接，所述的第二三输入与非门的输出端和所述的第二反相器的输入端连接，所述的第三三输入与非门的输出端和所述的第三反相器的输入端连接，所述的第四三输入与非门的输出端和所述的第四反相器的输入端连接，所述的第五三输入与非门的输出端和所述的第五反相器的输入端连接，所述的第六三输入与非门的输出端和所述的第六反相器的输入端连接，所述的第七三输入与非门的输出端和所述的第七反相器的输入端连接，所述的第八三输入与非门的输出端和所述的第八反相器的输入端连接，所述的第九三输入与非门的输出端和所述的第九反相器的输入端连接；所述的第一反相器的输出端为所述的三值2-9线地址译码器的第一输出端，所述的第二反相器的输出端为所述的三值2-9线地址译码器的第二输出端，所述的第三反相器的输出端为所述的三值2-9线地址译码器的第三输出端，所述的第四反相器的输出端为所述的三值2-9线地址译码器的第四输出端，所述的第五反相器的输出端为所述的三值2-9线地址译码器的第五输出端，所述的第六反相器的输出端为所述的三值2-9线地址译码器的第六输出端，所述的第七反相器的输出端为所述的三值2-9线地址译码器的第七输出端，所述的第八反相器的输出端为所述的三值2-9线地址译码器的第八输出端，所述的第九反相器的输出端为所述的三值2-9线地址译码器的第九输出端。

所述的第一CNFET管的阈值电压为0.428v，所述的所述的第二CNFET管的阈值电压和所述的第五CNFET管的阈值电压均为0.557v，所述的第三CNFET管的阈值电压和所述的第四CNFET管的阈值电压均为-0.557v，所述的第六CNFET管的阈值电压和所述的第九CNFET管的阈值电压均为0.289v，所述的第七CNFET管的阈值电压和所述的第八CNFET管的阈值电压均为-0.557v，所述的第十CNFET管的阈值电压为-0.289v，所述的第十一CNFET管的阈值电压为0.557v。

所述的第一CNFET管的管径为1.018nm，所述的第二CNFET管的管径、所述的第三CNFET管的管径、所述的第四CNFET管的管径、所述的第五CNFET管的管径、所述的第七CNFET管的管径、所述的第八CNFET管的管径和所述的第十一CNFET管的管径均为0.783nm，所述的第六CNFET管的管径和所述的第九CNFET管的管径均为1.487nm，所述的第十CNFET管的管径为1.488nm。该电路可以利用更低的电源电压来驱动电路，进一步降低功耗和延时。

所述的第一电源为0.9v，所述的第二电源为0.45v。该电路采用第一电源和第二电源得到三值输出响应信号，提高电路的稳定性。

所述的三输入与非门包括第十二CNFET管、第十三CNFET管、第十四CNFET管、第十五CNFET管、第十六CNFET管、第十七CNFET管和第十八CNFET管；所述的第十二CNFET管、所述的第十六CNFET管和所述的第十七CNFET管均为P型CNFET管，所述的第十三CNFET管、所述的第十四CNFET管、所述的第十五CNFET管和所述的第十八CNFET管均为N型CNFET管；所述的第十二CNFET管的源极、所述的第十六CNFET管的源极、所述的第十七CNFET管的源极和所述的第十八CNFET管的栅极均接入所述的第一电源，所述的第十八CNFET管的漏极接入所述的第二电源；所述的第十二CNFET管的栅极和所述的第十三CNFET管的栅极连接且其连接端为所述的三输入与非门的第一输入端，所述的第十二CNFET管的漏极、所述的第十三CNFET管的漏极、所述的第十六CNFET管的漏极、所述的第十七CNFET管的漏极和所述的第十八CNFET管的源极连接且其连接端为所述的三输入与非门的输出端，所述的第十三CNFET管的源极和所述的第十四CNFET管的漏极连接，所述的第十四CNFET管的源极和所述的第十五CNFET管的漏极连接，所述的第十四CNFET管的栅极和所述的第十六CNFET管的栅极连接且其连接端为所述的三输入与非门的第二输入端，所述的第十五CNFET管的源极接地，所述的第十五CNFET管的栅极和所述的第十七CNFET管的栅极连接且其连接端为所述的三输入与非门的第三输入端。该电路可以利用更低的电源电压来驱动电路，进一步降低功耗和延时。

所述的第十二CNFET管的管径、所述的第十三CNFET管的管径、所述的第十四CNFET管的管径、所述的第十五CNFET管的管径、所述的第十六CNFET管的管径和所述的第十七CNFET管的管径均为0.783nm，所述的第十八CNFET管的管径为1.018nm。该电路可以利用更低的电源电压来驱动电路，进一步降低功耗和延时。

所述的反相器包括第十九CNFET管、第二十CNFET管和第二十一CNFET管，所述的第十九CNFET管为P型CNFET管，所述的第二十CNFET管和所述的第二十一CNFET管均为N型CNFET管；所述的第十九CNFET管的源极和所述的第二十一CNFET管的栅极均接入所述的第一电源，所述的第二十一CNFET管的漏极接入所述的第二电源，所述的第十九CNFET管的栅极和所述的第二十CNFET管的栅极连接且其连接端为所述的反相器的输入端，所述的第十九CNFET管的漏极、所述的第二十CNFET管的漏极和所述的第二十一CNFET管的源极连接且其连接端为所述的反相器的输出端，所述的第二十CNFET管的源极接地。该电路利用CNFET管的多阈值电压特性，栅压调节便捷，提高了稳定性。

所述的第十九CNFET管的管径和所述的第二十CNFET管的管径均为0.783nm，所述的第二十一CNFET管的管径为1.018nm。该电路利用CNFET管的多阈值电压特性，栅压调节便捷，提高了稳定性。

与现有技术相比，本发明的优点在于通过十个三值2-9线地址译码器实现三值4-81线地址译码器，三值2-9线地址译码器包括两个结构相同的三值1-3线地址译码器、九个结构相同的三输入与非门和九个结构相同的反相器，三值1-3线地址译码器包括第一CNFET管、第二CNFET管、第三CNFET管、第四CNFET管、第五CNFET管、第六CNFET管、第七CNFET管、第八CNFET管、第九CNFET管、第十CNFET管和第十一CNFET管；与现有的二值6-64线地址译码器相比，本发明的利用CNFET实现的三值4-81线地址译码器可控制更多的SRAM单元，译码效率高，同时也减少译码芯片封装引脚数目，功耗至少减少37.1％，至少减少41.1％，功耗较低，延时较小。

附图说明

图1为本发明的利用CNFET实现的三值4-81线地址译码器的结构图；

图2为本发明的利用CNFET实现的三值4-81线地址译码器中三值2-9线地址译码器的结构图；

图3为本发明的三值1-3线地址译码器的电路图；

图4(a)为本发明的利用CNFET实现的三值4-81线地址译码器的三输入与非门的电路图；

图4(b)为本发明的利用CNFET实现的三值4-81线地址译码器的三输入与非门的符号图；

图5(a)为本发明的利用CNFET实现的三值4-81线地址译码器的反相器的电路图；

图5(b)为本发明的利用CNFET实现的三值4-81线地址译码器的反相器的符号图；

图6为地址译码器输入与输出端口数目的关系曲线。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例一：如图1、图2和图3所示，一种利用CNFET实现的三值4-81线地址译码器，包括十个三值2-9线地址译码器，三值2-9线地址译码器具有使能端、第一输入端、第二输入端、第一输出端、第二输出端、第三输出端、第四输出端、第五输出端、第六输出端、第七输出端、第八输出端和第九输出端；十个三值2-9线地址译码器分别为第一三值2-9线地址译码器A1、第二三值2-9线地址译码器A2、第三三值2-9线地址译码器A3、第四三值2-9线地址译码器A4、第五三值2-9线地址译码器A5、第六三值2-9线地址译码器A6、第七三值2-9线地址译码器A7、第八三值2-9线地址译码器A8、第九三值2-9线地址译码器A9和第十三值2-9线地址译码器A10；第一三值2-9线地址译码器A1的第一输出端和第二三值2-9线地址译码器A2的使能端连接，第一三值2-9线地址译码器A1的第二输出端和第三三值2-9线地址译码器A3的使能端连接，第一三值2-9线地址译码器A1的第三输出端和第四三值2-9线地址译码器A4的使能端连接，第一三值2-9线地址译码器A1的第四输出端和第五三值2-9线地址译码器A5的使能端连接，第一三值2-9线地址译码器A1的第五输出端和第六三值2-9线地址译码器A6的使能端连接，第一三值2-9线地址译码器A1的第六输出端和第七三值2-9线地址译码器A7的使能端连接，第一三值2-9线地址译码器A1的第七输出端和第八三值2-9线地址译码器A8的使能端连接，第一三值2-9线地址译码器A1的第八输出端和第九三值2-9线地址译码器A9的使能端连接，第一三值2-9线地址译码器A1的第九输出端和第十三值2-9线地址译码器A10的使能端连接，第二三值2-9线地址译码器A2的第一输入端、第三三值2-9线地址译码器A3的第一输入端、第四三值2-9线地址译码器A4的第一输入端、第五三值2-9线地址译码器A5的第一输入端、第六三值2-9线地址译码器A6的第一输入端、第七三值2-9线地址译码器A7的第一输入端、第八三值2-9线地址译码器A8的第一输入端、第九三值2-9线地址译码器A9的第一输入端和第十三值2-9线地址译码器A10的第一输入端连接且其连接端为三值4-81线地址译码器的第一输入端，第二三值2-9线地址译码器A2的第二输入端、第三三值2-9线地址译码器A3的第二输入端、第四三值2-9线地址译码器A4的第二输入端、第五三值2-9线地址译码器A5的第二输入端、第六三值2-9线地址译码器A6的第二输入端、第七三值2-9线地址译码器A7的第二输入端、第八三值2-9线地址译码器A8的第二输入端、第九三值2-9线地址译码器A9的第二输入端和第十三值2-9线地址译码器A10的第二输入端连接且其连接端为三值4-81线地址译码器的第二输入端，第一三值2-9线地址译码器A1的第一输入端为三值4-81线地址译码器的第三输入端，第一三值2-9线地址译码器A1的第二输入端为三值4-81线地址译码器的第四输入端，第一三值2-9线地址译码器A1的使能端为三值4-81线地址译码器的使能端；三值2-9线地址译码器包括两个结构相同的三值1-3线地址译码器、九个结构相同的三输入与非门和九个结构相同的反相器；三值1-3线地址译码器具有输入端、第一输出端、第二输出端和第三输出端，三输入与非门具有第一输入端、第二输入端、第三输入端和输出端；三值1-3线地址译码器包括第一CNFET管T1、第二CNFET管T2、第三CNFET管T3、第四CNFET管T4、第五CNFET管T5、第六CNFET管T6、第七CNFET管T7、第八CNFET管T8、第九CNFET管T9、第十CNFET管T10和第十一CNFET管T11；第三CNFET管T3、第四CNFET管T4、第七CNFET管T7、第八CNFET管T8和第十CNFET管T10均为P型CNFET管，第一CNFET管T1、第二CNFET管T2、第五CNFET管T5、第六CNFET管T6、第九CNFET管T9和第十一CNFET管T11均为N型CNFET管；第一CNFET管T1的栅极、第四CNFET管T4的源极、第七CNFET管T7的源极、第八CNFET管T8的源极和第十CNFET管T10的源极均接入第一电源Vdd，第一CNFET管T1的漏极接入第二电源Vdd1，第二电源Vdd1是第一电源Vdd的一半；第八CNFET管T8的栅极、第九CNFET管T9的栅极、第十CNFET管T10的栅极和第十一CNFET管T11的栅极连接且其连接端为三值1-3线地址译码器的输入端；第二CNFET管T2的栅极、第三CNFET管T3的栅极、第八CNFET管T8的漏极和第九CNFET管T9的漏极连接且其连接端为三值1-3线地址译码器的第一输出端；第二CNFET管T2的源极、第五CNFET管T5的源极、第六CNFET管T6的源极、第九CNFET管T9的源极和第十一CNFET管T11的源极均接地；第六CNFET管T6的栅极、第七CNFET管T7的栅极、第十CNFET管T10的漏极和第十一CNFET管T11的漏极连接，第四CNFET管T4的栅极、第五CNFET管T5的栅极、第六CNFET管T6的漏极和第七CNFET管T7的漏极连接且其连接端为三值1-3线地址译码器的第三输出端；第一CNFET管T1的源极、第二CNFET管T2的漏极、第三CNFET管T3的漏极和第五CNFET管T5的漏极连接且其连接端为三值1-3线地址译码器的第二输出端；第三CNFET管T3的源极和第四CNFET管T4的漏极连接；两个三值1-3线地址译码器分别为第一三值1-3线地址译码器U1和第二三值1-3线地址译码器U2，九个三输入与非门分别为第一三输入与非门G1、第二三输入与非门G2、第三三输入与非门G3、第四三输入与非门G4、第五三输入与非门G5、第六三输入与非门G6、第七三输入与非门G7、第八三输入与非门G8和第九三输入与非门G9，九个反相器分别为第一反相器F1、第二反相器F2、第三反相器F3、第四反相器F4、第五反相器F5、第六反相器F6、第七反相器F7、第八反相器F8和第九反相器F9；第一三值1-3线地址译码器U1的输入端为三值2-9线地址译码器的第一输入端，第二三值1-3线地址译码器U2的输入端为三值2-9线地址译码器的第二输入端，第一三值1-3线地址译码器U1的第一输出端分别与第一三输入与非门G1的第二输入端、第二三输入与非门G2的第二输入端和第三三输入与非门G3的第二输入端连接；第一三值1-3线地址译码器U1的第二输出端分别与第四三输入与非门G4的第二输入端、第五三输入与非门G5的第二输入端和第六三输入与非门G6的第二输入端连接；第一三值1-3线地址译码器U1的第三输出端分别与第七三输入与非门G7的第二输入端、第八三输入与非门G8的第二输入端和第九三输入与非门G9的第二输入端连接；第二三值1-3线地址译码器U2的第一输出端分别与第一三输入与非门G1的第三输入端、第四三输入与非门G4的第三输入端和第七三输入与非门G7的第三输入端连接；第二三值1-3线地址译码器U2的第二输出端分别与第二三输入与非门G2的第三输入端、第五三输入与非门G5的第三输入端和第八三输入与非门G8的第三输入端连接；第二三值1-3线地址译码器U2的第三输出端分别与第三三输入与非门G3的第三输入端、第六三输入与非门G6的第三输入端和第九三输入与非门G9的第三输入端连接；第一三输入与非门G1的第一输入端、第二三输入与非门G2的第一输入端、第三三输入与非门G3的第一输入端、第四三输入与非门G4的第一输入端、第五三输入与非门G5的第一输入端、第六三输入与非门G6的第一输入端、第七三输入与非门G7的第一输入端、第八三输入与非门G8的第一输入端和第九三输入与非门G9的第一输入端连接且其连接端为三值2-9线地址译码器的使能端；第一三输入与非门G1的输出端和第一反相器F1的输入端连接，第二三输入与非门G2的输出端和第二反相器F2的输入端连接，第三三输入与非门G3的输出端和第三反相器F3的输入端连接，第四三输入与非门G4的输出端和第四反相器F4的输入端连接，第五三输入与非门G5的输出端和第五反相器F5的输入端连接，第六三输入与非门G6的输出端和第六反相器F6的输入端连接，第七三输入与非门G7的输出端和第七反相器F7的输入端连接，第八三输入与非门G8的输出端和第八反相器F8的输入端连接，第九三输入与非门G9的输出端和第九反相器F9的输入端连接；第一反相器F1的输出端为三值2-9线地址译码器的第一输出端，第二反相器F2的输出端为三值2-9线地址译码器的第二输出端，第三反相器F3的输出端为三值2-9线地址译码器的第三输出端，第四反相器F4的输出端为三值2-9线地址译码器的第四输出端，第五反相器F5的输出端为三值2-9线地址译码器的第五输出端，第六反相器F6的输出端为三值2-9线地址译码器的第六输出端，第七反相器F7的输出端为三值2-9线地址译码器的第七输出端，第八反相器F8的输出端为三值2-9线地址译码器的第八输出端，第九反相器F9的输出端为三值2-9线地址译码器的第九输出端。

实施例二：如图1、图2和图3所示，一种利用CNFET实现的三值4-81线地址译码器，包括十个三值2-9线地址译码器，三值2-9线地址译码器具有使能端、第一输入端、第二输入端、第一输出端、第二输出端、第三输出端、第四输出端、第五输出端、第六输出端、第七输出端、第八输出端和第九输出端；十个三值2-9线地址译码器分别为第一三值2-9线地址译码器A1、第二三值2-9线地址译码器A2、第三三值2-9线地址译码器A3、第四三值2-9线地址译码器A4、第五三值2-9线地址译码器A5、第六三值2-9线地址译码器A6、第七三值2-9线地址译码器A7、第八三值2-9线地址译码器A8、第九三值2-9线地址译码器A9和第十三值2-9线地址译码器A10；第一三值2-9线地址译码器A1的第一输出端和第二三值2-9线地址译码器A2的使能端连接，第一三值2-9线地址译码器A1的第二输出端和第三三值2-9线地址译码器A3的使能端连接，第一三值2-9线地址译码器A1的第三输出端和第四三值2-9线地址译码器A4的使能端连接，第一三值2-9线地址译码器A1的第四输出端和第五三值2-9线地址译码器A5的使能端连接，第一三值2-9线地址译码器A1的第五输出端和第六三值2-9线地址译码器A6的使能端连接，第一三值2-9线地址译码器A1的第六输出端和第七三值2-9线地址译码器A7的使能端连接，第一三值2-9线地址译码器A1的第七输出端和第八三值2-9线地址译码器A8的使能端连接，第一三值2-9线地址译码器A1的第八输出端和第九三值2-9线地址译码器A9的使能端连接，第一三值2-9线地址译码器A1的第九输出端和第十三值2-9线地址译码器A10的使能端连接，第二三值2-9线地址译码器A2的第一输入端、第三三值2-9线地址译码器A3的第一输入端、第四三值2-9线地址译码器A4的第一输入端、第五三值2-9线地址译码器A5的第一输入端、第六三值2-9线地址译码器A6的第一输入端、第七三值2-9线地址译码器A7的第一输入端、第八三值2-9线地址译码器A8的第一输入端、第九三值2-9线地址译码器A9的第一输入端和第十三值2-9线地址译码器A10的第一输入端连接且其连接端为三值4-81线地址译码器的第一输入端，第二三值2-9线地址译码器A2的第二输入端、第三三值2-9线地址译码器A3的第二输入端、第四三值2-9线地址译码器A4的第二输入端、第五三值2-9线地址译码器A5的第二输入端、第六三值2-9线地址译码器A6的第二输入端、第七三值2-9线地址译码器A7的第二输入端、第八三值2-9线地址译码器A8的第二输入端、第九三值2-9线地址译码器A9的第二输入端和第十三值2-9线地址译码器A10的第二输入端连接且其连接端为三值4-81线地址译码器的第二输入端，第一三值2-9线地址译码器A1的第一输入端为三值4-81线地址译码器的第三输入端，第一三值2-9线地址译码器A1的第二输入端为三值4-81线地址译码器的第四输入端，第一三值2-9线地址译码器A1的使能端为三值4-81线地址译码器的使能端；三值2-9线地址译码器包括两个结构相同的三值1-3线地址译码器、九个结构相同的三输入与非门和九个结构相同的反相器；三值1-3线地址译码器具有输入端、第一输出端、第二输出端和第三输出端，三输入与非门具有第一输入端、第二输入端、第三输入端和输出端；三值1-3线地址译码器包括第一CNFET管T1、第二CNFET管T2、第三CNFET管T3、第四CNFET管T4、第五CNFET管T5、第六CNFET管T6、第七CNFET管T7、第八CNFET管T8、第九CNFET管T9、第十CNFET管T10和第十一CNFET管T11；第三CNFET管T3、第四CNFET管T4、第七CNFET管T7、第八CNFET管T8和第十CNFET管T10均为P型CNFET管，第一CNFET管T1、第二CNFET管T2、第五CNFET管T5、第六CNFET管T6、第九CNFET管T9和第十一CNFET管T11均为N型CNFET管；第一CNFET管T1的栅极、第四CNFET管T4的源极、第七CNFET管T7的源极、第八CNFET管T8的源极和第十CNFET管T10的源极均接入第一电源Vdd，第一CNFET管T1的漏极接入第二电源Vdd1，第二电源Vdd1是第一电源Vdd的一半；第八CNFET管T8的栅极、第九CNFET管T9的栅极、第十CNFET管T10的栅极和第十一CNFET管T11的栅极连接且其连接端为三值1-3线地址译码器的输入端；第二CNFET管T2的栅极、第三CNFET管T3的栅极、第八CNFET管T8的漏极和第九CNFET管T9的漏极连接且其连接端为三值1-3线地址译码器的第一输出端；第二CNFET管T2的源极、第五CNFET管T5的源极、第六CNFET管T6的源极、第九CNFET管T9的源极和第十一CNFET管T11的源极均接地；第六CNFET管T6的栅极、第七CNFET管T7的栅极、第十CNFET管T10的漏极和第十一CNFET管T11的漏极连接，第四CNFET管T4的栅极、第五CNFET管T5的栅极、第六CNFET管T6的漏极和第七CNFET管T7的漏极连接且其连接端为三值1-3线地址译码器的第三输出端；第一CNFET管T1的源极、第二CNFET管T2的漏极、第三CNFET管T3的漏极和第五CNFET管T5的漏极连接且其连接端为三值1-3线地址译码器的第二输出端；第三CNFET管T3的源极和第四CNFET管T4的漏极连接；两个三值1-3线地址译码器分别为第一三值1-3线地址译码器U1和第二三值1-3线地址译码器U2，九个三输入与非门分别为第一三输入与非门G1、第二三输入与非门G2、第三三输入与非门G3、第四三输入与非门G4、第五三输入与非门G5、第六三输入与非门G6、第七三输入与非门G7、第八三输入与非门G8和第九三输入与非门G9，九个反相器分别为第一反相器F1、第二反相器F2、第三反相器F3、第四反相器F4、第五反相器F5、第六反相器F6、第七反相器F7、第八反相器F8和第九反相器F9；第一三值1-3线地址译码器U1的输入端为三值2-9线地址译码器的第一输入端，第二三值1-3线地址译码器U2的输入端为三值2-9线地址译码器的第二输入端，第一三值1-3线地址译码器U1的第一输出端分别与第一三输入与非门G1的第二输入端、第二三输入与非门G2的第二输入端和第三三输入与非门G3的第二输入端连接；第一三值1-3线地址译码器U1的第二输出端分别与第四三输入与非门G4的第二输入端、第五三输入与非门G5的第二输入端和第六三输入与非门G6的第二输入端连接；第一三值1-3线地址译码器U1的第三输出端分别与第七三输入与非门G7的第二输入端、第八三输入与非门G8的第二输入端和第九三输入与非门G9的第二输入端连接；第二三值1-3线地址译码器U2的第一输出端分别与第一三输入与非门G1的第三输入端、第四三输入与非门G4的第三输入端和第七三输入与非门G7的第三输入端连接；第二三值1-3线地址译码器U2的第二输出端分别与第二三输入与非门G2的第三输入端、第五三输入与非门G5的第三输入端和第八三输入与非门G8的第三输入端连接；第二三值1-3线地址译码器U2的第三输出端分别与第三三输入与非门G3的第三输入端、第六三输入与非门G6的第三输入端和第九三输入与非门G9的第三输入端连接；第一三输入与非门G1的第一输入端、第二三输入与非门G2的第一输入端、第三三输入与非门G3的第一输入端、第四三输入与非门G4的第一输入端、第五三输入与非门G5的第一输入端、第六三输入与非门G6的第一输入端、第七三输入与非门G7的第一输入端、第八三输入与非门G8的第一输入端和第九三输入与非门G9的第一输入端连接且其连接端为三值2-9线地址译码器的使能端；第一三输入与非门G1的输出端和第一反相器F1的输入端连接，第二三输入与非门G2的输出端和第二反相器F2的输入端连接，第三三输入与非门G3的输出端和第三反相器F3的输入端连接，第四三输入与非门G4的输出端和第四反相器F4的输入端连接，第五三输入与非门G5的输出端和第五反相器F5的输入端连接，第六三输入与非门G6的输出端和第六反相器F6的输入端连接，第七三输入与非门G7的输出端和第七反相器F7的输入端连接，第八三输入与非门G8的输出端和第八反相器F8的输入端连接，第九三输入与非门G9的输出端和第九反相器F9的输入端连接；第一反相器F1的输出端为三值2-9线地址译码器的第一输出端，第二反相器F2的输出端为三值2-9线地址译码器的第二输出端，第三反相器F3的输出端为三值2-9线地址译码器的第三输出端，第四反相器F4的输出端为三值2-9线地址译码器的第四输出端，第五反相器F5的输出端为三值2-9线地址译码器的第五输出端，第六反相器F6的输出端为三值2-9线地址译码器的第六输出端，第七反相器F7的输出端为三值2-9线地址译码器的第七输出端，第八反相器F8的输出端为三值2-9线地址译码器的第八输出端，第九反相器F9的输出端为三值2-9线地址译码器的第九输出端。

本实施例中，第一CNFET管T1的阈值电压为0.428v，第二CNFET管T2的阈值电压和第五CNFET管T5的阈值电压均为0.557v，第三CNFET管T3的阈值电压和第四CNFET管T4的阈值电压均为-0.557v，第六CNFET管T6的阈值电压和第九CNFET管T9的阈值电压均为0.289v，第七CNFET管T7的阈值电压和第八CNFET管T8的阈值电压均为-0.557v，第十CNFET管T10的阈值电压为-0.289v，第十一CNFET管T11的阈值电压为0.557v。

本实施例中，第一CNFET管T1的管径为1.018nm，第二CNFET管T2的管径、第三CNFET管T3的管径、第四CNFET管T4的管径、第五CNFET管T5的管径、第七CNFET管T7的管径、第八CNFET管T8的管径和第十一CNFET管T11的管径均为0.783nm，第六CNFET管T6的管径和第九CNFET管T9的管径均为1.487nm，第十CNFET管T10的管径为1.488nm。

本实施例中，第一电源Vdd为0.9v，第二电源Vdd1为0.45v。

如图4(a)和图4(b)所示，本实施例中，三输入与非门包括第十二CNFET管T12、第十三CNFET管T13、第十四CNFET管T14、第十五CNFET管T15、第十六CNFET管T16、第十七CNFET管T17和第十八CNFET管T18；第十二CNFET管T12、第十六CNFET管T16和第十七CNFET管T17均为P型CNFET管，第十三CNFET管T13、第十四CNFET管T14、第十五CNFET管T15和第十八CNFET管T18均为N型CNFET管；第十二CNFET管T12的源极、第十六CNFET管T16的源极、第十七CNFET管T17的源极和第十八CNFET管T18的栅极均接入第一电源Vdd，第十八CNFET管T18的漏极接入第二电源Vdd1；第十二CNFET管T12的栅极和第十三CNFET管T13的栅极连接且其连接端为三输入与非门的第一输入端，第十二CNFET管T12的漏极、第十三CNFET管T13的漏极、第十六CNFET管T16的漏极、第十七CNFET管T17的漏极和第十八CNFET管T18的源极连接且其连接端为三输入与非门的输出端，第十三CNFET管T13的源极和第十四CNFET管T14的漏极连接，第十四CNFET管T14的源极和第十五CNFET管T15的漏极连接，第十四CNFET管T14的栅极和第十六CNFET管T16的栅极连接且其连接端为三输入与非门的第二输入端，第十五CNFET管T15的源极接地，第十五CNFET管T15的栅极和第十七CNFET管T17的栅极连接且其连接端为三输入与非门的第三输入端。

本实施例中，第十二CNFET管T12的管径、第十三CNFET管T13的管径、第十四CNFET管T14的管径、第十五CNFET管T15的管径、第十六CNFET管T16的管径和第十七CNFET管T17的管径均为0.783nm，第十八CNFET管T18的管径为1.018nm。

如图5(a)和图5(b)所示，本实施例中，反相器包括第十九CNFET管T19、第二十CNFET管T20和第二十一CNFET管T21，第十九CNFET管T19为P型CNFET管，第二十CNFET管T20和第二十一CNFET管T21均为N型CNFET管；第十九CNFET管T19的源极和第二十一CNFET管T21的栅极均接入第一电源Vdd，第二十一CNFET管T21的漏极接入第二电源Vdd1，第十九CNFET管T19的栅极和第二十CNFET管T20的栅极连接且其连接端为反相器的输入端，第十九CNFET管T19的漏极、第二十CNFET管T20的漏极和第二十一CNFET管T21的源极连接且其连接端为反相器的输出端，第二十CNFET管T20的源极接地。

本实施例中，第十九CNFET管T19的管径和第二十CNFET管T20的管径均为0.783nm，第二十一CNFET管T21的管径为1.018nm。

采用斯坦福大学32nm标准模型库对本发明的利用CNFET实现的三值4-81线地址译码器进行仿真，验证其逻辑功能并分析功耗和延时。标准模型库考虑了非理想条件下CNT电荷屏蔽效应、寄生效应、源/漏极和栅极的电阻和电容等因素对电路的影响，因此仿真结果精确可靠。仿真过程中CNFET的主要参数如表1所示，采用的电源Vdd＝0.9V和Vddl＝0.45V。

表6CNFET模型主要参数

当使能信号EN为低电平时，无论输入信号C₃C₂C₁C₀为何种状态，输出信号全为“0”，本发明的利用CNFET实现的三值4-81线地址译码器处于非工作状态；使能信号EN高电平有效，当使能信号EN为高电平时，本发明的利用CNFET实现的三值4-81线地址译码器处于工作状态；本发明的利用CNFET实现的三值4-81线地址译码器中，输出L_i其中i取0～80的整数；假定输出高电平的为L_i，则有(C₃C₂C₁C₀)_TtoD＝i，(C₃C₂C₁C₀)_TtoD表示4位三进制码转换为十进制码的结果，本发明的利用CNFET实现的三值4-81线地址译码器逻辑功能正确。

传统地址译码器和三值地址译码器输入与输出端口数目之间的关系如图6所示。分析图6可知，随着输入端数量n的变化，三值地址译码器输出端呈3ⁿ指数增长；随着输入端n增大，三值地址译码器译码效率越来越高，译码效率是传统二值译码器效率的(1.5)ⁿ倍。本发明的利用CNFET实现的三值4-81线地址译码器相比二值地址译码器，相同位输入三值地址译码器可控制更多的SRAM单元。因此本文设计的地址译码器的译码效率高，同时也减少译码芯片封装引脚数目。

将本发明的利用CNFET实现的三值4-81线地址译码器与现有的6-64线二值地址译码器(传统译码器和块译码器)的功耗进行对比，相比二值地址译码器，本发明的利用CNFET实现的三值4-81线地址译码器的功耗至少减少37.1％。因此，本发明的利用CNFET实现的三值4-81线地址译码器性能有较大的提高，从而可以提高SRAM的性能。

表2地址译码器功耗

SRAM主要由SRAM阵列和其外围电路构成，作为外围电路的译码器和灵敏放大器对SRAM性能的提高起了很大的作用。在SRAM数据读写操作过程中，地址译码器延时占总延时的一半以上，因此降低地址译码器功耗可以降低SRAM功耗。在地址译码器输出端数目相差不大时，表3为现有的6-64线二值地址译码器(传统译码器和块译码器)与本发明的利用CNFET实现的三值4-81线地址译码器延时的对比。从表3可以得出，本发明的利用CNFET实现的三值4-81线地址译码器相比现有的二值地址译码器延时至少减少41.1％。本发明的利用CNFET实现的三值4-81线地址译码器延时减少，从而可以提高SRAM的性能。

表3三值地址译码器与二值地址译码器延时的对比。