存储器控制装置与存储器控制方法与流程

本发明涉及一种存储器控制技术，且特别涉及一种存储器控制装置及存储器控制方法。

背景技术：

于存储器突发操作开始时，由于初始DC不足引起第一笔数据波形不理想而造成不佳的输出转换率(Slew rate)，以致于存储器的速度难以提升。此外，于存储器突发操作结束时，最后一笔数据的波形可能受到关闭的晶粒上终端(On-die termination，ODT)信号反射的影响，以致于存储器的速度难以提升。

技术实现要素：

本公开内容的一态样是一种存储器控制装置，其包含信号产生电路、数据写入电路与重复电路。重复电路耦接数据写入电路。信号产生电路用以产生数据选通信号以及传送数据选通信号至存储器。数据选通信号包含前置信号。数据写入电路用以根据数据选通信号将数据序列写入存储器。重复电路用以于前置信号的期间内重复数据序列的第一笔数据。

本公开内容的一态样是一种存储器控制方法，其包含以下步骤。产生数据选通信号并传送数据选通信号至存储器。数据选通信号包含前置信号。根据数据选通信号将数据序列写入存储器。于前置信号的期间内重复数据序列的第一笔数据。

综上所述，本公开内容可在不影响存储器运作的情况下改善数据序列的原第一笔数据且/或最后一笔数据的不佳波形。

附图说明

为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，说明书附图的说明如下：

图1是根据本发明一实施例绘示的存储器控制装置的示意图；

图2A是数据序列的示意图；

图2B是数据序列的示意图；

图3是根据本发明一实施例绘示的数据选通信号与数据序列的示意图；以及

图4是说明本发明一实施例的存储器控制方法流程图。

附图标记说明：

100：存储器控制装置

110：信号产生电路

120：数据写入电路

130：重复电路

140：输入/输出焊垫

150：存储器

210：原第一笔数据

220：原最后一笔数据

D0～D7：数据序列

310：前置信号

320：后置信号

t1、t2：期间

DCK：时脉信号

DQS：数据选通信号

DQ1、DQ2：数据序列

400：存储器控制方法

S402～S406：步骤

具体实施方式

以下公开提供许多不同实施例或例证用以实施本发明的特征。本公开在不同例证中可能重复引用数字符号且/或字母，这些重复皆为了简化及阐述，其本身并未指定以下讨论中不同实施例且/或配置之间的关系。

关于本文中所使用的「耦接」或「连接」，均可指二或多个元件相互直接作实体或电性接触，或是相互间接作实体或电性接触，而「耦接」或「连接」还可指二或多个元件相互操作或动作。

请参考图1、3。图1是根据本发明一实施例绘示的存储器控制装置100的示意图。存储器控制装置100包含信号产生电路110、数据写入电路120与重复电路130。重复电路130耦接数据写入电路120。信号产生电路用以产生数据选通信号DQS以及通过输入/输出焊垫140传送该数据选通信号DQS至存储器150。如图3所示，DCK为时脉信号，DQS为数据选通信号，DQ1与DQ2为数据序列D0～D7。须说明的是，数据选通信号DQS可包含前置信号310且/或后置信号320，存储器150可于突发写入操作(Burst write operation)中。

数据写入电路120用以根据数据选通信号DQS将数据序列D0～D7写入存储器150。举例而言，数据写入电路120可于数据选通信号DQS的上升缘与下降缘传送数据序列D0～D7至存储器150，并且存储器150可以是双倍数据传输率同步动态随机存取存储器(Double data rate synchronous dynamic random access，DDR SDRAM)、低功率双倍数据传输率同步动态随机存取存储器、虚拟静态随机存取存储器(Pseudo static random access，PSRAM)或具有开放NAND快闪接口(Open NAND flash interface，ONFI)的存储器。然而，本公开内容不以此为限。

重复电路130用以于前置信号310的期间t1内重复数据序列D0～D7的第一笔数据D0。举例而言，如图3所示，信号产生电路110输出具有一周期前置信号310与0.5周期后置信号320的数据选通信号。于一实施例中，重复电路用以于前置信号310的期间t1内重复数据序列D0～D7(亦即DQ1或DQ2)的第一笔数据D0。具体而言，由于数据选通信号DQS具有一周期前置信号310，所以数据写入电路120开启输入/输出焊垫140其中一者并且早于原第一笔数据210(如图2A所示)传送第一笔数据D0，而提早的时间不大于1.5倍周期时间，并且重复电路130重复第一笔数据D0直到第二笔数据开始的时间。如图2A所示，原第一笔数据210的波形比第一笔数据D0的波形差。

须说明的是，数据写入电路120传送第一笔数据D0的时间可根据不同的前置信号调整。举例而言，若数据选通信号DQS具有两周期前置信号，数据写入电路120可早于原第一笔数据210(如图2A所示)传送第一笔数据D0，而提早的时间不大于3.5倍周期时间。

如此一来，本公开内容可通过早于原第一笔数据210开启输入/输出焊垫140其中一者并传送第一笔数据D0至存储器150，来改善数据序列的原第一笔数据210(如图2A所示)不佳波形。因此，本公开内容改善原第一笔数据210的DC不足的问题。此外，本公开内容于前置信号310的期间t1内重复第一笔数据D0以在不影响存储器150运作的情况下改善第一笔数据的波形。

于一实施例中，重复电路用以于后置信号320的期间t2内重复数据序列D0～D7(亦即DQ1)的最后一笔数据D7。具体而言，由于数据选通信号DQS具有0.5周期后置信号320，重复电路130重复最后一笔数据D7直到一不超过后置信号320结束的时间，以避免影响存储器150的运作。

或者，于另一实施例中，重复电路130用以重复数据序列D0～D7(亦即DQ2)的最后一笔数据D7直到超过后置信号320的期间t2。具体而言，重复电路130重复最后一笔数据D7直到超过后置信号320结束的时间并且不重叠与下一个数据选通信号DQS(例如读取数据选通信号或写入数据选通信号)的期间(未绘示)，以避免影响存储器150的运作。

须说明的是，若数据写入电路120持续传送数据序列D0～D15至存储器150，则重复电路130于后置信号(未绘示)的期间内重复数据序列D0～D15的最后一笔数据D15，或者重复数据序列D0～D15的最后一笔数据D15直到超过重复电路130于后置信号(未绘示)的期间。换言之，本公开内容重复传送至存储器150的数据序列的最后一笔数据以减少信号反射的影响。

如此一来，本公开内容可通过减少来自关闭晶粒上终端(On-die termination，ODT)的信号反射影响，来改善数据序列的原最后一笔数据220(如图2B所示)不佳波形。如图2B所示，原最后一笔数据220的波形比最后一笔数据D7的波形差。此外，本公开内容重复最后一笔数据D7直到不重叠下一个数据选通信号的前置信号期间(未绘示)的时间，以在不影响存储器150运作的情况下改善最后一笔数据的波形。

于一实施例中，重复电路130用以于前置信号310的期间t1内重复数据序列D0～D7的第一笔数据D0，并且于后置信号320的期间t2内重复数据序列D0～D7(亦即DQ1)的最后一笔数据D7。或者，于另一实施例中，重复电路130用以于前置信号310的期间t1内重复数据序列D0～D7的第一笔数据D0，并且重复数据序列D0～D7(亦即DQ2)的最后一笔数据D7直到超过后置信号320的期间t2。具体实施例如上所述，此处不再重复。

如此一来，本公开内容可在不影响存储器150运作的情况下改善数据序列的原第一笔数据210(如第2A所示)与原最后一笔数据220(如图2B所示)的不佳波形。

须说明的是，数据写入电路120传送至存储器150的数据序列的数据笔数可以是其他数目。相似地，重复电路130用以重复于前置信号310的期间t1内数据序列的第一笔数据，且/或于后置信号320的期间t2内重复数据序列的最后一笔数据。

实作上，信号产生电路110可以是数据选通信号DQS产生器，重复电路130可以是中继器(Repeater)。

请参考图4。图4是说明本发明一实施例的存储器控制方法400流程图。存储器控制方法400具有多个步骤S402～S406，其可应用于如图1所示的存储器控制装置100。然本领域技术人员应了解到，在上述实施例中所提及的步骤，除特别叙明其顺序者外，均可依实际需要调整其前后顺序，甚至可同时或部分同时执行。

于步骤S402，产生数据选通信号DQS并传送数据选通信号DQS存储器150。数据选通信号DQS包含前置信号310。

于步骤S404，根据数据选通信号DQS将数据序列写入存储器150。

于步骤S406，于前置信号310的期间t1内重复数据序列D0～D7的第一笔数据D0。

综上所述，本公开内容可在不影响存储器150运作的情况下改善数据序列的第一笔数据210且/或最后一笔数据220的不佳波形。

虽然本发明已以实施方式公开如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作各种的变动与润饰，因此本发明的保护范围当视所附的权利要求所界定者为准。