本申请要求2016年2月2日提交的标题为“senseamplifierrandomnoisestress”的美国专利申请第15/013,897号的权益，其全部内容通过引证引入本文。
本公开总体上涉及存储电路，并且更具体地，涉及具有随机噪声应力操作的存储器。
背景技术：
存储器是用于无线通信设备的重要部件(例如，集成为手机的应用处理器的一部分)。随着对更大处理能力日益增加的需求，无线通信设备的设计需要在更小的尺寸上制造更多的存储器。随着尺寸的缩小，存储器中的特定问题变得更加明显。在这些问题中，由于随机噪声(诸如随机电报噪声)而引起更多的故障。
在一些示例中，随机电报噪声会源于两个或更多个离散电压电平之间的突然和随机转换。随着存储器尺寸的缩小，随机电报噪声会更频繁地发生并且影响更加严峻。被随机噪声问题影响或潜在影响的部分难以在存储器的测试(例如，结合存储器的应用处理器的测试)期间筛选出。在一些存储器中，这种随机噪声会使得存储单元翻转所存储的状态。因此，无线通信设备的用户会在使用中经历由随机电报噪声问题所引起的操作故障。因此，这种故障在管理昂贵无线通信设备的返回以及可能恶化负面消费者感受方面付出昂贵的代价。
使集成电路(ic；例如，存储器)的尺寸最小化带来巨大的优势，尤其在移动应用中。因此，设计挑战在于解决随机噪声问题。
技术实现要素：
公开了存储器的多个方面。该存储器包括：存储单元；至少一条位线，耦合至存储单元；感测放大器，耦合至至少一条位线；定时电路，被配置为在读取操作期间使能感测放大器；控制电路，被配置为独立于定时电路使能感测放大器；以及上拉电路，被配置为在通过控制电路使能感测放大器的同时上拉至少一条位线。
公开了操作存储器的方法的多个方面。该方法包括：通过定时电路，在读取操作中使能感测放大器。感测放大器耦合至至少一条位线，并且至少一条位线耦合至存储单元。该方法还包括：在第二操作中独立于定时电路使能感测放大器，并且在第二操作中使能感测放大器的同时通过上拉电路来上拉至少一条位线。
公开了存储器的又一些方面。存储器包括：多个存储单元；多条字线，分别耦合至多个存储单元；至少一条位线，耦合至多个存储单元中的一个存储单元；感测放大器，耦合至至少一条位线；控制电路，被配置为使能感测放大器；以及地址解码器，被配置为在通过控制电路使能感测放大器的同时断言(assert，也被称为“激活”)多条字线。
应该理解，本领域技术人员根据以下详细描述将容易理解装置和方法的其他方面，其中通过图示示出和描述了装置和方法的各个方面。应理解，这些方面可以其他不同的形式来实施，并且其多个细节能够在各种其他方面中进行修改。因此，附图和详细描述认为是本质上是说明性的而非限制性的。
附图说明
现在将参照附图通过示例而不限制地在详细描述中呈现装置和方法的各个方面，其中：
图1是存储器的示例性实施例的框图。
图2是结合有图1的存储器和测试器的应用处理器的示例性实施例的框图。
图3是用于sram的存储单元的示例性实施例的示意图。
图4是sram的示例性实施例的功能框图。
图5是图4的sram在读取操作中的流程图。
图6是图4的sram在第二操作中的流程图。
图7是在第二操作中使能感测放大器的电路的示例性实施例的电路图。
图8是在第二操作中上拉位线的电路的示例性实施例的电路图。
图9是感测放大器以及将感测放大器设置为预定状态的电压调整电路的示例性实施例的电路图。
图10是被配置为断言多条字线的行解码器的示例性实施例的框图。
图11是用于读取操作的图4的sram的读取控制块的框图。
图12是由图4的sram执行的读取操作的定时图。
图13是由图4的sram执行的第二操作的定时图。
具体实施方式
以下结合附图阐述的详细描述用作本发明的各个示例性实施例的描述，并且不用于仅表示可实践本发明的实施例。详细描述包括用于提供本发明的完整理解的具体细节。然而，应理解，本领域技术人员可以在不具有这些具体细节的情况下实践本发明。在一些实施例中，以框图形式示出已知结构和部件，以避免模糊本发明的概念。首字母缩略词和其他描述性术语可仅为了方面和清楚而使用，并且不用于限制本发明的范围。
本公开中呈现的各种存储器和用于写入存储器的方法可结合到各种装置内。通过示例，本文公开的存储器的各种方面可实施为单独的存储器或者在单独的存储器中实施。这些方面还可以包括在任何集成电路(ic)或系统或者集成电路或系统的任何部分(例如，在集成电路或部分集成电路中驻留的模块、部件、电路等)或者任何中间产品(例如，移动电话、个人数字助理(pda)、桌面计算机、膝上型计算机、掌上计算机、平板电脑、工作站、游戏控制器、媒体播放器、基于计算机的仿真器、用于笔记本电脑的无线通信附件等)中。本文公开的方法的各个方面应该类似地在单独存储器中实施，或者包括在各种集成电路或系统、或者集成电路或系统的任何部分、或者任何中间产品或终端产品、或者由这种单独存储器、集成电路或系统(或其部分)、中间产品或终端产品执行的任何步骤、处理、算法等或者任何它们的组合中。
本文使用的词语“示例性”表示用作示例、实例或说明。本文描述为“示例性”的任何实施例不是必须构造为相对于其他实施例是优选的或有利的。类似地，装置或方法的术语“实施例”不要求本发明的所有实施例包括所描述的部件、结构、特征、功能、处理、优点、优势或操作模式。
术语“连接”、“耦合”或任何它们的变型表示两种或多个元件之间的直接或间接的任何连接或耦合，并且可以包括“连接”或“耦合”到一起的两个元件之间的一个或多个中间元件的存在。元件之间的耦合或连接可以是物理的、逻辑的或任何它们的组合。如本文所使用的，作为多个非限制性和非排他性示例，两个元件可以认为是通过使用一个或多个线、电缆和/或印刷电连接以及通过使用电磁能量(诸如具有射频区域、微波区域和光学(可见和不可见)区域中的波长的电磁能量)来“连接”或“耦合”到一起。
使用诸如“第一”、“第二”等的指定在本文对元件的参考不是一般性地限制这些元件的量或等级。相反，这些指定在本文用作区分两个或多个元件的方便方法或者元件的示例。因此，参考第一和第二元件不表示仅可以使用两个元件，或者第一元件必须在第二元件之前。
如本文所使用的，单数形式“一个”和“该”用于也包括复数形式，除非另有明确指定。应进一步理解，本文使用的术语“包括”和/或“包含”指定所提特征、整数、步骤、操作、元件和/或部件的存在，但是不排除一个或多个其他特征、整数、步骤、操作、元件、部件和/或它们的组的存在或添加。
现在将在静态随机存取存储器(sram)的条件下呈现存储器的各个方面。sram是易失性存储器，其要求电能来保持数据。然而，本领域技术人员将容易理解，这些方面可以扩展到其他存储器和/或电路配置。因此，对sram的所有参考仅用于示出存储器的示例性方面，应理解这些方面可以扩散到更大范围的应用。在一些示例中，期望的sram可以在衬底上嵌有其他ic块，诸如处理器。嵌入式sram的一个这样的示例是用于无线通信应用的应用处理器。
图1是存储器100的示例性实施例的框图。存储器100提供了外围电路写入和读取数据(例如，程序指令和由指令操作的数据)的介质。如以下所使用的，术语“数据”将被理解为包括程序指令、数据和可存储在存储器100中的任何其他信息。存储器100包括用于控制存储器100的操作的操作控制102。例如，存储器100可以在读取、写入或各种测试模式中进行操作。存储器100还包括用于地址的输入(例如，地址输入104)以及在指定地址处将数据写入存储器100的输入。存储器还包括用于在指定地址处从存储器100读取数据的输出。当向存储器100写入数据时，外围电路将操作控制102设置为写入模式，并且向存储器100发送地址以及在该地址处写入存储器100的写入数据。当从存储器100读取数据时，外围电路将读取/写入使能控制设置为读取模式，并且为存储器100发送地址。响应于此，存储器100将该地址处的读取数据发送给外围电路。在一些操作中，存储器100可以经由操作控制102设置为在各种测试模式中进行操作。
图2是结合有图1的存储器和测试器的应用处理器的示例性实施例的框图200。应用处理器202设置为其中结合有图1的存储器100的示例。如本领域技术人员所知道的，存储器100的应用不限于此。在一些示例中，应用处理器202可以是其上结合有存储器100和各种处理器核的衬底。处理器核可以是电路的集合，并且可以包括指令执行单元。一个处理器核可以操作为外围电路206或者包括外围电路206。在一些示例中，外围电路206可以广义地构建为包括在存储器100外围并且能够访问存储器100的任何适当电路。如图1所示，外围电路206可以指示存储器100经由操作控制102和地址输入104执行读取(或写入)操作。外围电路206可以进一步接收来自存储器100的读取数据或者将写入数据提供给存储器100。
当测试存储器100的功能和/或各种制造缺陷(诸如前述随机噪声问题)时，测试器208(例如，自动测试设备)可以指示存储器100经由操作控制102和地址输入104执行各种测试操作。测试器208可以接收来自存储器100的测试数据作为读取数据，并且可以将测试数据提供给存储器100作为写入数据。以下提供关于这点的进一步细节(诸如随机噪声应力模式)。
存储器100可以是任何适当的存储介质，诸如sram。然而，本领域技术人员将容易理解，存储器100不是必须限于sram。sram包括已知为“单元”、“存储单元”或“位单元”的存储元件的阵列。每个存储单元都被配置为存储一位数据(例如，逻辑1或逻辑0)。图3是用于sram的存储单元的示例性实施例的示意图。存储单元300利用六晶体管(6t)配置来实施。然而，本领域技术人员将容易理解，单元可以利用四晶体管(4t)或任何其他适当的晶体管配置来实施。
存储单元300被示出具有两个反相器302、304。第一反相器302包括p沟道晶体管306和n沟道晶体管308。第二反相器304包括p沟道晶体管310和n沟道晶体管312。在所述实施例中，反相器302和304由vdd供电，并且具有返回vss(例如，地)。第一和第二反相器302、304互连以形成交叉耦合锁存器。第一n沟道存取晶体管314将来自第一反相器302的输出节点316耦合至位线bl，并且第二n沟道存取晶体管318将来自第二反相器304的输出节点320耦合至位线blb(其值与位线bl相对或相反)。存取晶体管314、318的栅极耦合至字线wl。
可以通过将位线bl和blb预充电或充电至预定电平来启动读取操作，该预定电平被确定为不干扰存储单元300中的存储数据。在一些示例中，预充电电路blpc412(参见图4)将位线bl和blb预充电或上拉至不翻转存储数据的预定电平。预定电平可以是高电平或vdd。在一些示例中，预定电平可以是vdd的一部分(例如，一半)。然后，断言字线wl，将交叉耦合的反相器304、304经由存取晶体管314和318分别连接至位线bl和blb。通过示例，存储单元300可以通过在输出节点316处存储低电平(例如，地)并且在输出节点320处存储高电平(例如，vdd)来存储逻辑1。这些状态通过交叉耦合的反相器302、304来保持。一旦断言字线wl，反相器302就通过存取晶体管314和输出节点316对位线bl放电。经过存取晶体管318和输出节点320，通过反相器304将位线blb保持在高电平。由此，通过位线bl的下拉来建立位线对bl和blb上的电压差。
位线bl和blb被馈送给感测放大器(sa)，其感测其上承载的数据(例如，电压差)并且将逻辑电平(例如，逻辑1)作为读取数据输出至外围电路206。以下将详细讨论sa和预充电电路blpc412。
可以通过将位线bl和blb设置为将写入存储单元300的值并且断言字线wl来启动写入操作。即，在位线bl和blb上驱动写入数据。在将被写入的数据(例如，写入数据)被提供给位线bl和blb之前，可以断言字线wl。通过示例，逻辑1可以通过将位线bl设置为逻辑电平0并且将位线blb设置为逻辑1来写入存储单元300。位线bl处的逻辑电平0通过存取晶体管314施加于第二反相器304的输入，这又迫使第二反相器304的输出节点320为vdd。第二反相器304的输出节点320被施加于第一反相器302的输入，这又迫使第一反相器302的输出节点316为vss。通过反转位线bl和blb的值，逻辑电平0可以被写入存储单元300。写入驱动器(未示出)被设计为强于存储单元300中的上拉晶体管(306和310)，使其可以覆盖交叉耦合的反相器302、304的先前状态。
一旦完成读取或写入操作，字线被取消断言，从而使得存取晶体管314和318将位线bl和blb与两个反相器302、304断开。两个反相器302、304之间的交叉耦合保持反相器输出的状态，只要功率施加于存储单元300即可。
图4是sram的示例性实施例的功能框图。现在将在读取操作的条件下呈现sram的各个方面。因此，为了说明的清楚，仅示出用于读取操作的连接。本领域技术人员应容易理解需要附加的连接来支持写入操作。
此外，sram400可以被配置为执行测试操作，诸如随机噪声应力模式。某些存储单元300和/或sram400的sa420会比其他器件更容易受到随机噪声(例如，随机电报噪声)的影响。有利地经由随机噪声应力模式筛选出这些易受影响的存储单元300和/或sa420。以下呈现随机噪声应力模式的进一步细节。
sram400包括核402，其具有支持电路装置来解码地址并执行读取和写入操作。核402包括布置为在水平行和垂直列中共享连接的存储单元300。具体地，存储单元300的每个水平行共享字线wl，并且存储单元300的每个垂直列共享一对位线bl和blb。核402的尺寸(例如，单元的数量)可以根据各种因素而改变，包括具体应用、速度要求、布局和测试要求以及施加于系统的总体设计约束。典型地，核402将包含几千个或百万个存储单元。
在图4所示sram的示例性实施例中，核402由在2n个水平行和2m(x)个垂直列中布置的(2nx2m(x))个存储单元300组成，其中2m是每行的字的数量，并且x是用于读取访问输出的位的数量。外围设备(未示出)可使用(n+m)位宽的地址随机地访问核402中的任何字(即，x单元)。在该示例中，n位地址被提供给行解码器404的输入，并且m位地址被提供给列解码器406的输入。列解码器406提供2m个输出列选择(cs(1)-cs(2m))，针对地址输入的每个不同组合断言输出中的不同一个。输出被提供给x个复用器408。通过示例，复用器408可包括传输门(passgate)以执行复用功能。每个复用器都可以是2m:1复用器，并且如此可以基于来自列解码器406的输出选择从存储器核402读取的2m个位线对中的一个。通过x个复用器408，x位被选择并且输出用于每个读取访问。所选择的x个位线对被输出至sa402作为位线对bl_rd和blb_rd。
行解码器404将n位地址转换为2n个字线输出。针对每个不同的n位行地址，不同的字线wl通过行解码器404断言。因此，具有经断言的字线wl的水平行中的2m(x)个存储单元300中的每一个通过其在上面结合图3描述的存取晶体管连接至2m(x)位线bl和blb中的一对。如参照图3所描述的，存储在存储单元中的数据通过所选择的位线对bl和blb和具有断言字线wl的x个复用器408被提供给bl_rd和blb_rd位线对。bl_rd和blb_rd位线对被提供给sa420用于放大，并且放大所得到的数据被输出作为读取数据。
在一些示例中，行解码器404可以通过信号wl_enable被使能或禁用。当wl_enable信号被取消断言时，行解码器404不断言任何字线。以这种方式，wl_enable信号可控制断言字线的周期和定时。
在一些示例中，测试器208可以经由操作控制102指示sram400执行测试操作。一种这样的测试操作可以是随机噪声应力模式(下面进一步进行描述)。在一些示例中，在sa402被施压时，sram400可以断言多条字线以对存储单元300的多行施压。信号4xwlb控制行解码器404来马上断言多条字线以实现该功能。
图5和图6是图4的sram的操作的流程图。图5是读取操作中的图4的sram的流程图500。在502中，实现用于读取操作的指令。在一些示例中，外围电路206可以经由操作控制102指示sram400执行读取操作。因此，sram400可以接收来自操作控制102的用于读取操作的指令。
在504中，通过上拉电路为至少一条位线预充电用于读取操作。参照图3，位线对bl_rd和blb_rd被预充电或上拉至预定电平，这不会改变存储单元300的存储状态。在一些示例中，这种预定电平可以是高电平或vdd。参照图4，blpc电路412执行预充电功能。在图8中进一步详细地讨论blpc电路412。
在506中，通过定时电路，在读取操作中使能感测放大器。参照图4，存储在存储单元300中的数据被放置在位线对bl_rd和blb_rd上作为差分电压，并且位线对bl_rd和blb_rd作为输入提供给sa402。通过信号saen使能sa402，并且放大位线对bl_rd和blb_rd上的数据。控制读取操作中的信号saen的定时，从而不会太早来引起sa420读取的错误(例如，代替实际数据，位线对bl_rd和blb_rd上的噪声被放大)。同时，saen信号的定时不能太迟而影响sram400的读取循环时间。在图7中进一步详细地讨论定时电路。
图6是第二操作(诸如测试操作)中的图4的sram的流程图600。在一些示例中，第二操作可以是非读取操作(由此不同于读取操作)，诸如测试操作。第二操作可以是在随机噪声应力模式下操作sram400。一些存储单元300和sa420可以比其他更容易受到随机噪声(例如，随机电报噪声)的影响。为了筛选出易受影响的sa420，例如随机噪声应力模式下的sram400会通过在延长的时间周期(例如，长于读取操作的使能周期)内使能sa420来施压于sa420。然后，sram400可以检查sa420的状态以确定sa420是否在延长的使能周期内改变状态。延长的使能周期越长，易受影响的sa420更可能改变状态。此外，在一些示例中，随机噪声应力模式下的sram400会通过断言一条或多条字线在相同的延长使能周期中施压于存储单元300。
在602中，接收用于第二操作的指令。在一些示例中，测试器208可经由操作控制102指示sram400执行第二操作(例如，测试操作，诸如随机噪声应力模式)。因此，sram400可以接收来自操作控制102的用于测试操作的指令。
在604中，在用于第二操作使能感测放大器期间，感测放大器被设置为预定状态。在一些示例中，sa420可以设置为已知的预定状态(例如，逻辑1或逻辑0)用于使能sa420。参照图9进一步详细描述的电压调整电路可以响应于进入随机噪声应力模式而执行调整。以这种方式，用于随机噪声应力模式的控制电路可以基于预定状态确定在使能sa420期间(例如，sa420在使能sa420期间切换状态)是否发生随机噪声故障。
在606中，在第二操作中，独立于定时电路使能感测放大器。在随机噪声应力模式中，sram400通过旁路用于在读取操作中使能sa420的定时电路在延长的时间周期内使能sa420来至少施压于sa420。在一些示例中，可以通过测试器208来控制第二操作中的延长使能时间周期。该时间周期影响通过随机噪声应力模式筛选出的易受影响的sa429的量或百分比。使能sa420的时间周期越长，易受影响的sa420越可能改变状态且被筛选出。由此，测试器208可以确定用于施压于sa420以满足可靠性目标的时间周期。在图7中呈现了被配置为在第二操作中使能sa420的随机噪声应力模式的控制电路。
在608中，在第二操作中使能感测放大器的同时，上拉至少一条位线。耦合至被使能的sa420的位线可以被上拉以进一步施压于sa420。在一些示例中，在随机噪声应力模式中，在使能sa420的时间周期期间，上拉电路将位线对bl和blb上拉至预定电平。在一些示例中，上拉电路可以包括用于在读取操作中将位线对bl和blb预充电至预定电平的预充电电路(由此，用于第二操作的预充电电平将与用于读取操作的预定电平相同)。这种上拉电路的示例可以是blpc电路412，并且预定电平可以是高电平或vdd。
在610中，读取预充电信号与上拉电路去耦。在一些示例中，blpc电路412可以通过读取预充电信号进行控制，以在读取操作中预充电位线对bl和blb。随机噪声应力模式的控制信号可通过使读取预充电信号与预充电电路(例如，在一些示例中为上拉电路)去耦来在随机噪声应力模式中有利于位线对bl和blb的上拉。参照图8呈现关于这些特征的进一步细节。
在612中，在独立于定时电路的时间周期内使能感测放大器。在一些示例中，可通过测试器208控制在第二操作中使能sa420的时间周期(例如，通过sram400外的信号控制)。测试器208可以经由操作控制102在该时间周期内断言外部信号。响应于此，sram400可以在相同的时间周期内使能sa420。参照图7呈现关于这些特征的更多细节。
在614中，为第二操作断言字线。在616中，在为第二操作使能感测放大器的同时，断言多条字线。在随机噪声应力模式中，存储单元300可以与sa420同时被施压，以减少测试时间。在一些示例中，行解码器404可以在存储单元300的列上断言多条字线(例如，共享相同的位线对bl和blb)，以进一步减少测试时间。参照图10提供这种行解码器404的示例。
在618中，在为第二操作使能感测放大器的同时，上拉差分位线中的每一对。参照图3和图4，存储单元300耦合至差分位线对bl和blb。在一些示例中，预充电电路(例如，blpc电路412)被配置为在为第二操作使能sa420的同时上拉每个差分位线对bl和blb。
在620中，检测到在为第二操作使能感测放大器的同时发生的感测放大器故障。在一些示例中，在sa420的使能期间(例如，604处执行的操作)，sa420被设置为已知的预定状态(例如，逻辑1或逻辑0)。用于随机噪声应力模式的控制电路可以读取由sa420输出的读取数据，并且将读取数据与预定状态进行比较。以这种方式，控制电路确定是否在使能sa420期间发生随机噪声故障。
图7是在第二操作(诸如随机噪声应力操作)中使能感测放大器的电路的示例性实施例的电路图700。在一些示例中，随机噪声应力模式中的sram400通过在控制的时间周期中使能sa420来施压于sa420，其中位线对bl_rd和blb_rd中的两条位线(sa420的输入)被上拉至预定电平。电路图700示出了定时电路710和控制电路720，其进行操作以生成sa使能信号saen。sean信号使能sa420。
在读取操作中，外围电路206可经由操作控制102指示sram400来执行读取操作。可基于用于读取操作的操作控制102接收或生成指示读取操作的read_operation信号。定时电路710接收指示读取操作的read_operation信号，并且生成读取sa使能信号rdsaen719。
定时电路710包括输出dwl信号714的伪字线(dwl)驱动器712。伪单元716仿真存储单元300(例如，通过仿真其加载)。如本领域所已知的，伪单元716不需要实际的存储单元，而是可以包括电阻器和电容器来匹配存储单元300的电特性(例如，rc特性)。如本领域技术人员应理解的，存储单元300的电特性的匹配可以表示满足特定的设计标准。例如，这种设计标准可以是rd_saen719不被过早断言以在sa420处引起错误读取或者被过迟断言以引起性能问题。位单元716接收dwl信号714并且输出伪位线(dbl)信号717。脉冲发生器718接收dbl信号717并且输出读取sa使能信号rd_saen719作为固定时间周期p1的脉冲。因此，在读取操作中，在固定的时间周期p1内使能sa420。
读取sa使能信号rd_saen719被提供给由rn_stress信号控制的复用器730(这表示sram400处于随机噪声应力模式)。在读取操作中，rn_stress信号被解除断言，并且复用器730选择读取sa使能信号rd_saen719作为saen信号以使能sa420。
在诸如随机噪声应力模式的测试操作中，测试器208可以经由操作控制102指示sram400执行测试操作。可以基于用于随机噪声应力模式的操作控制102来接收或生成stress_ctl信号(指示随机噪声应力模式)。在一些示例中，stress_ctl信号对应于由测试器208提供的外部定时信号(例如，经由操作控制102接收)。因此，测试器208可以控制stress_ctl信号的时间周期p2以施压于sa420。
控制电路720(例如，用于随机噪声应力模式的控制电路)接收stress_ctl信号，并且被rn_stress信号使能(表示sram400处于测试模式，诸如随机噪声应力模式)。例如，控制电路720可以包括接收来自操作控制102的stress_ctl信号的接收器或者驱动接收到的stress_ctl信号的驱动器。响应于此，控制电路720生成用于随机噪声应力模式的感测使能信号或者stress_saen729。信号stress_saen729在相同的时间周期p2内被断言或接通作为stress_ctl信号。
信号stress_saen729被提供给由rn_stress信号控制的复用器730(这指示sram400处于随机噪声应力模式)。在第二或测试操作(例如，随机噪声应力模式)中，rn_stress信号被断言，并且复用器730选择信号stress_saen729作为saen信号来使能sa420。因此，在第二或测试操作中，sa420在第二时间周期p2内被使能，这可以经由sram400外的信号通过测试器208来控制。
控制电路720可以包括各种部件来在随机噪声应力模式中操作sram400。例如，控制电路720可以包括随机噪声故障检测部件726，其使得sram400将由sa420输出的读取数据与sa420的预定状态进行比较。以这种方式，控制电路720确定是否在使能sa420期间发生随机噪声故障。控制电路720可以进一步包括sa设置部件722(参照图9进行描述)和4xwl生成部件724(参照图10进行描述)。
在示例性实施例中，控制电路720(和图11的读取控制块1102)以及上面呈现的其中包含的部件可以包括电路、处理器、在处理器上执行的软件或者它们的组合。这些部件可以包括用于生成下面所述功能的信号的电路或者承载这些信号的信号线。
通过示例，可以利用一个或多个处理器来实施部件、或者部件的任何部分或者任何部件的组合。处理器的示例包括微处理器、微控制器、数字信号处理器(dsp)、现场可编程门阵列(fpga)、可编程逻辑器件(pld)、状态机、选通逻辑、离散硬件电路和被配置为执行本公开所述的各种功能的其他适当的硬件。处理系统中的一个或多个处理器可以执行软件。软件可以广泛地构造为表示指令、指令集、代码、代码片段、程序代码、程序、子程序、软件部件、应用程序、软件应用、软件包、例程、子例程、对象、执行线程、过程、功能等，无论是表示为软件、固件、中间软件、微代码、硬件描述语言或其他。
如上所述，图7示出了执行流程图500和600(图5和图6)所示的操作的结构。例如，图7包括通过定时电路在读取操作中使能sa420的结构(例如，506中的操作)、在第二操作中独立于定时电路使能sa420的结构(例如，604中的操作)、在第二操作中独立于定时电路使能sa420的结构(例如，606中的操作)以及独立于定时电路的时间周期内使能sa420的结构(例如，612中的操作)。
图8是在第二操作(诸如随机噪声应力模式)中上拉位线的电路的示例性实施例的电路图800。电路图800包括存储单元300的列806。存储单元300耦合至位线对bl和blb。位线对bl和blb被提供给参照图4描述的复用器408(例如，bl_rd和blb_rd)。
blpc电路412用作预充电电路，其通过将位线对bl和blb预充电至预定电平来用于读取操作。blpc电路412还可以操作为上拉电路，其通过将位线bl和blb上拉至预定电平来用于随机噪声应力模式。由此，电路图800示出了用于读取操作的预定电平和用于随机噪声应力模式的预定电平。它们均为高电平或vdd。在一些示例中，用于读取操作的预定电平和用于随机噪声应力模式的预定电平可以不同。此外，用于读取操作的预充电电路和用于随机噪声应力模式的上拉电路不需要为相同电路。
blpc电路412包括p型晶体管412_p1和p型晶体管412_p2。p型晶体管412_p1耦合至电源电压vdf和位线bl，并且通过pcb_enable信号使能(pcb_enable信号在被断言时处于低电平)。当被使能时，p型晶体管412_p1将位线bl上拉至vdd。p型晶体管412_p2耦合至电源电压vdd和位线blb，并且通过pcb_enable信号使能，当被使能时，p型晶体管412_p2将位线blb上拉至vdd。
通过复用器830和反相器802来生成预充电使能信号pcb_enable。复用器830基于rn_stress信号(指示sram400是否处于随机噪声应力模式)来在读取预充电信号pcb_pcen804和信号stress_saen729之间进行选择。当sram400处于读取操作时，rn_stress信号被解除断言，并且通过复用器830选择读取预充电信号rd_pcen802，以生成预充电使能信号pcb_enable。换句话说，在读取操作中，读取预充电信号pcb_pcen804控制blpc电路412的接通和断开。例如，在读取操作之前，读取预充电信号pcb_pcen804可以使能blpc电路412以上拉位线对bl和blb。在读取操作中，读取预充电信号pcb_pcen804可以禁用blpc电路412，以在字线wl被断言之前结束位线对bl和blb的上拉。因此，读取操作不由于blpc电路412上拉位线对bl和blb而干扰。
在第二非读取操作(例如，随机噪声应力模式)中，控制电路720可以控制blpc电路412以上拉位线对bl和blb中的每一条。在一些示例中，控制电路720可以通过经由复用器830使读取预充电信号rd_pcen804与blpc电路412去耦来控制blpc电路412。在随机噪声应力模式中，rn_stress信号被断言，并且通过复用器830选择信号stress_saen729，以生成预充电使能信号pcb_enable。换句话说，在随机噪声应力模式中，信号stress_saen729至少控制blpc电路412的接通，以将位线对bl和blb上拉至vdd(在sa420通过信号stress_saen729使能的同时)。
参照图4，可以上述类似的方式控制位线对bl_rd和blb_rd。由此，为了清楚省略这些特征。
如上所述，图8提供了执行流程图500和600(图5和图6)所示操作的结构。例如，图8包括针对读取操作预充电至少一条位线(例如，bl或blb)的结构(例如，504中的操作)、在第二操作中使能sa420的同时上拉至少一条位线(例如，bl或blb)的结构(例如，608中的操作)、将读取预充电信号(例如，rd_pcen804)与blpc电路412去耦的结构(例如，610中的操作)以及在针对第二操作使能sa420的同时上拉一对差分位线(例如，bl和blb)中的每一条的结构(例如，618中的操作)。
图9是感测放大器以及将感测放大器设置为预定状态的电压调整电路的示例性实施例的电路图900。sa420包括晶体管910的差分对，其接收位线对bl_rd和blb_rd(参见图4)，并且输出放大的输入差分作为节点sab_out和sa_out处的差分输出。sa420进一步包括电流源930和交叉耦合的负载940。
在一些示例中，晶体管910的差分对可以包括布置为差分对的n沟道晶体管912和914。n沟道晶体管912的栅极接收blb_rd作为输入，并且n沟道晶体管914的栅极接收bl_rd作为输入。晶体管910的差分对进一步耦合至电流源930和交叉耦合的负载940(经由节点sab_out和sa_out)。
电流源930提供流过晶体管910的差分对的尾电流itail。电流源930可以包括耦合至地和晶体管910的差分对的n沟道晶体管932。n沟道晶体管932的栅极可以接收感测使能信号saen，以生成期望的尾电流itail。参照图7，随机噪声应力模式的控制电路720断言saen信号，以激活sa420并且放大接收到的差分输入。
交叉耦合的负载940耦合至电源电压vdd和晶体管910的差分对(经由节点sa_out和sab_out)。交叉耦合的负载940可以包括交叉耦合的p沟道晶体管942和944。p沟道晶体管942的栅极可耦合至p沟道晶体管944的漏极和节点sa_out。p沟道晶体管944的栅极可耦合至p沟道晶体管942的漏极和节点sab_out。sa420的输出(例如，到达外围电路206或测试器208)可以是节点sa_out。
sa420可以包括为了清楚而未示出的其他电路。例如，sa420可以包括sa预充电电路(未示出)，其将节点sa_out和sab_out预充电至高电平(例如，vdd)。sa预充电电路可以在与电流源930相反的相位处进行操作。例如，随着信号saen接通电流源930，sa预充电电路可以断开，以允许sa420放大接收到的差分输入。
sa420可以进一步包括耦合至节点sa_out和sab_out的弱上拉电路(未示出)。在一些示例中，上拉电路可以较弱并且恒定接通，以使例如源于噪声耦合的节点sa_out和sab_out上的抖动最小化。上拉电路可以非常弱(例如，长沟道晶体管)，从而不与由sa420执行的感测干扰。
电路图900还包括电压调整电路950，其被配置为针对随机噪声应力模式将sa420设置为预定的已知状态。在一些示例中，测试器208可以使用该预定的已知状态来确定是否在随机噪声应力模式中使能sa420(例如，sa420改变状态)期间发生随机噪声故障。应注意，sa420和对应的存储单元300在随机噪声应力模式中不被存取(例如，不从中读取或向其中写入)，因此如果不发生随机噪声故障，则sa420的状态应该保持相同。
电压调整电路950被控制信号set_0和set_1所控制。随机噪声应力模式的控制电路720(例如，sa设置部件722)可以生成控制信号set_0和set_1。当随机噪声应力模式的控制电路720断言控制信号set_0时，sa420被设置为输出sa_out为逻辑0的状态。当随机噪声应力模式的控制电路720断言控制信号set_1时，sa420被设置为输出sa_out为逻辑1的状态。
电压调整电路950包括n型晶体管952和954。n型晶体管952耦合至节点sab_out和地(vss)。n型晶体管952的栅极耦合至控制信号set_1。当控制信号set_1被断言时，n型晶体管952将节点sab_out拉至地，并且导通交叉耦合负载940的p型晶体管944。p型晶体管944将节点sa_out拉至高(逻辑1)，并且截止p型晶体管942以保持节点sab_out处的低电平。
n型晶体管954耦合至节点sa_out和地(vss)。n型晶体管954的栅极耦合至控制信号set_0。当控制信号set_0被断言时，n型晶体管954将节点sa_out拉至地(逻辑0)，并且接通交叉耦合负载940的p型晶体管942。p型晶体管942将节点sab_out拉至高，并且截止p型晶体管944以保持节点sa_out处的逻辑0。
如上所述，图9提供了执行流程图600(图6)所示的操作。例如，图9包括在针对第二操作(例如，随机噪声应力模式)使能感测放大器期间将sa420设置为预定状态的结构(例如，604中的操作)。
图10是被配置为断言多条字线的行解码器的示例性实施例的框图。作为一个示例，行解码器404接收4位地址a(0)-a(3)(以及它们的反相ab(0)-ab(3))，并且在字线wl(0)-wl(15)中断言至少一条字线。行解码器404可以接收wl_enable信号。当断言wl_enable信号时(例如，处于高电平)，行解码器404断言字线wl(0)-wl(15)中的至少一条。当解除断言wl_enable信号时(例如，处于低电平)，行解码器404解除断言字线wl(0)-wl(15)中的所有。在图11中呈现了wl_enable信号的生成。
行解码器404可进一步接收4xwlb信号，其控制多少条字线被断言。参照图7，随机噪声应力模式的控制电路720可以包括输出4xwlb控制信号的4xwl生成部件724。当4xwlb控制信号被断言时(例如，处于低电平)，行解码器404马上断言四条字线。当4xwlb控制信号被解除断言时(例如，处于高电平)，行解码器404一次断言单条字线。
在一些示例中，行解码器404可以是两级解码器。第一级包括两个预解码组：predecoder_g11010和predecoder_g21020。第二级包括stage2_decoder1030。predecoder_g11010、predecoder_g21020和stage2_decoder1030中所示的逻辑门示出了功能，并且不需要实际实施。
predecoder_g11010接收地址a(0)和a(1)(和它们的反相ab(0)和ab(1))，并且输出解码信号组group1(00)、group1(01)、group1(10)和group1(11)。当4xwlb控制信号被解除断言时，通过predecoder_g11010断言解码信号group1(00)-group1(11)中的一个(例如，逻辑1)。predecoder_g21020接收地址a(2)和a(3)(和它们的反相ab(2)和ab(3))，并且输出解码信号组group2(00)、group2(01)、group2(10)和group2(11)。通过predecoder_g21020断言解码信号group2(00)-group2(11)中的一个。
stage2_decoder1030输出16条字线，每一条均基于解码信号group1(00)-group1(11)中的一个和解码信号group2(00)-group2(11)中的一个。当4xwlb控制信号被解除断言时，只断言解码信号group1(00)-group1(11)中的一个和解码信号group2(00)-group2(11)中的一个，因此，只断言16条字线中的一条。当4xwlb控制信号被断言时，predecoder_g11010断言解码信号group1(00)-group1(11)中的所有。因此，相应地断言16条字线中的四条。以这种方式，当在随机噪声应力模式中使能sa420时，随机噪声应力模式的控制电路720(例如，4xwl生成部件724)可以影响多条字线的断言。
如上所述，图10提供了执行流程图600(图6)的各种操作的结构。例如，图10包括为第二操作断言字线的结构(例如，614中的操作)以及在针对第二操作使能sa420时断言多条字线的结构(例如，616中的操作)。
图11是用于读取操作的图4的sram的读取控制块的框图1100。读取控制块1102包括用于生成在读取操作中使用的信号的各种部件。在一些示例中，read_operation信号可用作用于读取操作的主时钟，并且基于读取操作中使用的哪个信号被生成的断言。例如，读取控制块1102可以包括定时电路710(在图7中讨论)。定时电路710接收或耦合至read_operation信号，并且生成用于读取操作的读取sa使能信号rd_saen719。读取控制块1102可以进一步包括读取预充电控制1110，其接收或耦合至read_operation信号并且生成读取预充电信号rd_pcen804。读取预充电信号rd_pcen804控制blpc电路412，以在读取操作中预充电位线对bl和blb(参见图8)。
在一些示例中，读取控制块1102可以进一步包括wl使能控制1120，其接收或耦合至read_operation信号并且生成读取字线使能信号rd_wl_en1122。信号rd_wl_en1122使能并控制读取操作中的被断言字线的定时。复用器1130基于rn_stress信号(指示sram400是否处于随机噪声应力模式)在读取字线使能信号rd_wl_en1122和信号stress_saen729之间进行选择。复用器1130输出所选信号作为wl_enable信号，并且提供wl_enable信号给行解码器404。当sram400处于读取操作时，rn_stress信号被解除断言，并且通过复用器1130选择读取字线使能信号rd_wl_en1122以在读取操作中断言字线(参见图10)。在随机噪声应力模式中，rn_stress信号被断言，并且信号stress_saen729(具有时间周期p2)被复用器1130选择以断言字线或多条字线。因此，在随机噪声应力模式中，可以在相同时间周期p2内断言字线作为sa420的使能。
图12是由图4的sram执行的读取操作的定时图1200。定时图1200示出了由图7至图11的电路操作的读取操作中的各种信号。通过示例，存储单元300在反相器302的输出处存储逻辑1，并且在反相器304的输出处存储逻辑0。在读取操作中，rn_stress信号保持被解除断言(例如，处于低电平)。
在t0处，read_operation信号被断言，指示sram400处于读取操作。在一些示例中，read_operation信号可用作读取操作的主时钟，并且其断言触发下面描述的读取操作中的各种动作。
在t1处，响应于read_operation信号的断言，pcb_enable信号被解除断言(例如，拉至高电平)。在t1之前，pcb_enable信号被断言以使得blpc电路412预充电或上拉位线对bl和blb至预定电平(例如，高电平)。读取预充电控制1110响应于read_operation信号被断言而生成读取预充电信号rd_pcen804。读取预充电信号rd_pcen804生成pcb_enable信号，其控制blpc电路412以在读取操作中将位线对bl和blb预充电至高电平(参见图8)。
在t2处，响应于read_operation信号的断言来断言字线wl。wl使能控制1120接收read_operation信号并且生成读取字线使能信号rd_wl_en1122。复用器1130选择信号rd_wl_en1122，并且将所选信号输出作为信号wl_enable。行解码器404接收wl_enable信号，并且响应于此为读取操作断言一条字线。
断言的字线将位线对bl和blb连接至存储单元300。具体地，位线bl通过存取晶体管314连接至反相器302的输出，并且位线blb通过存取晶体管318连接至反相器304的输出。在读取操作之前被预充电的位线bl开始通过反相器302中的n沟道晶体管308朝着vss(即，逻辑电平0)放电。位线blb保持充电(即，逻辑1)。参见图3提供的描述。因此，在位线bl和位线blb之间(以及在位线bl_rd和位线blb_rd之间，它们是sa420的输入)出现电压差。
在t3到t4处，响应于read_operation的断言来断言saen信号，以使能sa420。t3和t4之间的时间周期对应于时间周期p1。例如，参照图7和对应的描述。响应于saen信号的断言，sa420放大位线bl和位线blb(例如，在位线bl_rd和位线blb_rd之间，它们是sa420的输入)之间的电压差，并且输出结果作为sa_out。
图13是由图4的sram执行的第二操作的定时图1300。定时图1300示出了由图7至图11的电路操作的第二操作(例如，测试操作，诸如随机噪声应力模式)中的各种信号。在第二非读取操作中，read_operation信号保持被解除断言(例如，处于低电平)，并且为了简化未示出。
在t5处，rn_stress信号被断言，指示sram400处于第二非读取操作(诸如随机噪声应力模式)。可以从可以由测试器208提供的操作控制102接收rn_stress信号。
在t6处，响应于rn_stress信号被断言，pcb_enable信号被解除断言(例如，拉至高电平)。参照图7和图8，复用器830基于断言的rn_stress信号选择信号stress_saen729(基于stress_ctl信号)。在t6处，stress_ctl信号被解除断言，因此pcb_enable信号被解除断言。因此，在t6处，blpc通过pcb_enable信号被解除使能，并且不上拉位线对bl和blb。
此外，在t6处，set_1信号被断言以将sa420设置为已知状态。参照图7，sa设置部件722可以基于rn_stress信号和stress_ctl信号来断言set_1信号(拉至高电平)。set_1信号的断言设置已知状态的sa420(例如，sa_out处于逻辑1，并且sab_out处于逻辑0)。set_0信号的断言可以类似地进行控制，并且为了清楚而省略。
在t8-t9处，例如从操作控制102接收stress_ctl信号。stress_ctl信号可以基于sram400外的信号。例如，stress_ctl信号可以对应于由测试器208输入的外部信号，并且具有断言的时间周期p2(t8-t9)。
此外，在t8-t9处，可以在时间周期p2(通过stress_ctl信号控制)内断言pcb_enable信号(参见图8)。由此，pcb_enable信号控制blpc电路412来在时间周期p2内上拉位线对bl和blb。
此外，在t8-t9处，可以在时间周期p2(通过stress_ctl信号控制)内断言字线(参见图10)。以这种方式，在相同的时间周期p2内施压于耦合至被断言字线的存储单元300。
此外，在t8-t9处，可以在时间周期p2(通过stress_ctl信号控制)内断言saen(参见图7和图9)。以这种方式，sa420通过saen信号使能并且在时间周期p2内被断言。
上面描述的操作方法中的块的具体顺序或层级仅被提供作为示例。基于设计偏好，操作方法中的块的具体顺序或层级可以被重新布置、修改和/或更改。伴随的方法权利要求包括与操作方法相关的各种限制，但是引用的限制不表示以任何方式限于具体顺序或层级，除非权利要求中明确表示。
提供本公开的各个方面以能够使本领域技术人员实践本发明。本领域技术人员将容易明白在本公开中呈现的示例性实施例的各种修改，并且本文公开的概念可以扩展到其他磁性存储设备。因此，权利要求不用于限制本公开的各个方面，而是记录与权利要求的语言一致的全范围。本领域技术人员一致或稍后知道的与本公开描述的示例性实施例的各种部件等效的所有结构和功能结合于此作为参考，并且用于被权利要求包含。此外，不管是否在权利要求中明确描述了本文的公开，公开不是致力于公众。没有权利要求元素在35u.s.c.s112(f)的规定下构建，除非使用措辞“用于…的装置”表示元素或则在方法权利要求的情况下使用措辞“用于…的步骤”描述元素。