本申请要求于2016年2月3日提交的题为“sharedsenseamplifier(共享感测放大器)”的美国专利申请no.15/014,830的权益，其通过援引全部明确纳入于此。
背景
领域
本公开一般涉及电子电路，尤其涉及共享感测放大器(sa)。
背景技术：
随着对移动设备中的更强处理能力的需求不断增长，低功耗已成为常见的设计要求。当前采用各种技术来降低此类设备中的功耗。一种此类技术涉及在存在某些工作条件时减小设备中某些电路的工作电压。作为结果，不同的电路可以在不同电压下工作。例如，存储器可以在一个电压域中存储数据，并且将所存储数据输出到不同电压域中的外围电路。
此外，最小化集成电路(ic)的尺寸具有显著的优点，尤其在移动应用中。相应地，设计挑战是解决关于ic上的性能、功率和尺寸的变化的要求。
概述
公开了感测放大器(sa)的各方面。该sa包括：第一差分晶体管对，其被配置成接收第一差分输入；第二差分晶体管对，其被配置成接收第二差分输入；以及电流源，其被配置成提供电流以流过第一差分晶体管对和第二差分晶体管对。
公开了一种操作sa的方法的各方面。该方法包括：由第一差分晶体管对接收第一差分输入；由第二差分晶体管对接收第二差分输入；以及使电流流过第一差分晶体管对和第二差分晶体管对。
公开了存储器的进一步方面。该存储器包括第一组存储器单元、第二组存储器单元、以及sa。该sa包括：第一差分晶体管对，其被配置成从第一组存储器单元接收第一差分输入；第二差分晶体管对，其被配置成从第二组存储器单元接收第二差分输入；以及电流源，其被配置成提供电流以流过第一差分晶体管对和第二差分晶体管对。
应理解，根据以下详细描述，装置和方法的其他方面对于本领域技术人员而言将变得容易明白，其中以解说方式示出和描述了装置和方法的各个方面。如将认识到的，这些方面可以按其他和不同的形式来实现并且其若干细节能够在各个其他方面进行修改。相应地，附图和详细描述应被认为在本质上是解说性的而非限制性的。
附图简述
现在将参照附图藉由示例而非限定地在详细描述中给出装置和方法的各个方面，其中：
图1是存储器的示例性实施例的框图。
图2是存储器所支持的外围电路的示例性实施例的框图。
图3是sram的存储器单元的示例性实施例的示意图。
图4是解说sram的示例性实施例的功能框图。
图5是用于图4的sram的一位读取数据的复用器和支持电路系统的示例性实施例的电路图。
图6是纳入图4的sram的多组存储器的示例性实施例的架构图。
图7是由图4的多个组共享的感测放大器的示例性实施例的电路图。
图8是图7的感测放大器的读操作的时序图。
图9是解说感测放大器的示例性实施例的读操作的流程图。
图10是图6的控制电路的示例性实施例的框图。
详细描述
以下结合附图阐述的详细描述旨在作为本发明的各种示例性实施例的描述，而无意表示能在其中实践本发明的仅有实施例。本详细描述包括具体细节以提供对本发明的透彻理解。然而，对于本领域技术人员而言明显的是，本发明无需这些具体细节也可实践。在一些实例中，以框图形式示出众所周知的结构和组件以便避免湮没本发明的概念。首字母缩写和其它描述性术语可能仅为方便和清楚而使用，且无意限定本发明的范围。
本公开通篇呈现的各存储器和用于向存储器进行写入的方法可被纳入在各种装置内。作为示例，本文公开的存储器的各方面可被实现为独立存储器或实现在独立存储器中。此类方面还可被包括在任何集成电路(ic)或系统中、或者集成电路或系统的任何部分中(例如，驻留在集成电路或集成电路的一部分中的模块、组件、电路等)、或者其中集成电路或系统与其他集成电路或系统相组合的任何中间产品(例如，视频卡、母板，等等)、或者任何最终产品(例如，移动电话、个人数字助理(pda)、台式计算机、膝上型计算机、掌型计算机、平板计算机、工作站、游戏控制台、媒体播放器、基于计算机的仿真器、用于膝上型设备的无线通信附件，等等)。本文公开的方法的各方面应当被类似地实现在独立存储器中或被包括在任何集成电路或系统中、或者集成电路或系统的任何部分中、或者任何中间产品或最终产品中，或者由此类独立存储器、集成电路或系统(或其部分)、中间产品、或最终产品执行的任何步骤、过程、算法、或类似操作，或者其任何组合。
措辞“示例性”在本文中用于表示用作示例、实例或解说。本文中描述为“示例性”的任何实施例不必被解释为优于或胜过其他实施例。同样，术语装置(装备)或方法的“实施例”不要求本发明的所有实施例包括所描述的组件、结构、特征、功能性、过程、优点、益处、或操作模式。
术语“连接”、“耦合”或其任何变体意指在两个或更多个元件之间的直接或间接的任何连接或耦合，且可涵盖被“连接”或“耦合”在一起的两个元件之间存在一个或多个中间元件。元件之间的耦合或连接可为物理的、逻辑的或其组合。如本文中使用的，作为若干非限定和非穷尽性示例，两个元件可被认为通过使用一条或多条导线、电缆、和/或印刷电气连接以及通过使用电磁能量(诸如具有射频区域、微波区域以及光学(可见和不可见两者)区域中的波长的电磁能量)来“连接”或“耦合”在一起。
本文中使用诸如“第一”、“第二”等指定对元素的任何引述一般并不限定那些元素的数量或次序。确切而言，这些指定在本文中用作区别两个或更多个元素或者元素实例的便捷方法。由此，对第一元素和第二元素的引述并不意味着仅能采用两个元素、或者第一元素必须位于第二元素之前。
如本文所使用的，单数形式的“一”、“某”和“该”旨在也包括复数形式，除非上下文另有明确指示。还将理解，术语“包括”、“具有”、“包含”和/或“含有”在本文中使用时指定所陈述的特征、整数、步骤、操作、元素、和/或组件的存在，但并不排除一个或多个其他特征、整数、步骤、操作、元素、组件和/或其群组的存在或添加。
现在将在静态随机存取存储器(sram)的上下文中呈现存储器的各方面。sram是需要功率来保留数据的易失性存储器。然而，如本领域技术人员将容易明白的，这些方面可延及其他存储器和/或电路配置。相应地，对sram的全部引用仅仅旨在解说存储器的示例性方面，并且要理解这些方面可延及各种各样的应用。
图1是存储器的示例性实施例的框图。存储器100提供了供外围电路写入和读取数据(例如，程序指令和由该指令操作的数据)的介质。如下文所使用的，术语“数据”将被理解成包括程序指令、数据、以及可被存储在存储器100中的任何其他信息。存储器100包括用于读/写启用控制102的输入以用于控制存储器100的读/写操作。存储器100还包括用于地址104的输入和用于将要写到存储器100的指定地址的写入数据的输入。该存储器进一步包括用于读自存储器100的指定地址的读取数据的输出。在将数据写入存储器100时，外围电路将读/写启用控制设置成写模式，并将地址连同将被写到存储器100的该地址的写入数据一起发送给存储器100。在从存储器100读取数据时，外围电路将读/写启用控制设置成读模式并将地址发送给存储器100。作为响应，存储器100将该地址处的读取数据发送给外围电路。
图2是存储器100所支持的外围电路206的示例性实施例的框图200。外围电路206和存储器100可以是使用电压缩放来满足功率要求的系统或较大系统的一部分。这可通过使用在不同电压下工作的多个电压域来达成。在一些示例中，电压域可以是包括作为工作电压的电压源和接地的工作电压组或工作电压集。作为示例，外围电路206可被配置成从存储器100读取数据或向存储器100写入数据，存储器100具有从第一电压源提供的存储器工作电压vddmx(例如，在vddmx电压域中工作)。外围电路206(其从第二电压源vddcx操作(例如，在vddcx电压域中操作))接收读取数据并提供写入数据。在一些其他示例中，存储器100还可从第二电压源vddcx接收功率以对接到外围电路206。在不同时间，取决于系统的特定功率要求，存储器工作电压vddmx可以高于或低于外围工作电压vddcx。外围电路206将被宽泛地解释成包括在存储器100外围且能够访问存储器100的任何合适电路。
存储器100可以是任何合适的存储介质，作为示例，诸如sram。然而，如本领域技术人员将容易领会的，存储器100并不限于sram。sram包括称为“单元”、“存储器单元”、或“位单元”的存储元件的阵列。每一存储器单元被配置成存储一个数据位(例如，逻辑1或逻辑0)。图3是sram的存储器单元的示例性实施例的示意图。存储器单元300用六晶体管(6t)配置来实现。然而，如本领域技术人员将容易明白的，该单元可以用四晶体管(4t)或任何其他合适的晶体管配置来实现。
存储器单元300被示为具有两个反相器302、304。第一反相器302包括p沟道晶体管306和n沟道晶体管308。第二反相器304包括p沟道晶体管310和n沟道晶体管312。在所描述的实施例中，反相器302和304由vddmx供电并且具有返回vss(例如，接地)。存储器单元300因而在vddmx电压域中数据存储。第一和第二反相器302、304被互连以形成交叉耦合的锁存器。第一n沟道存取晶体管314将来自第一反相器302的输出节点316耦合到位线bl，而第二n沟道存取晶体管318将来自第二反相器304的输出节点320耦合到位线blb(其值是位线bl的相反值或逆值)。存取晶体管314、318的栅极耦合至字线wl。
读操作可通过将位线bl和blb预充电或充电到高电平来发起，该高电平被确定以便不干扰存储器单元300中所存储的数据。换言之，位线bl和blb被预充电到高电平，该高电平不会翻转所存储的数据。字线wl随后被断言，分别经由存取晶体管314和318将交叉耦合反相器302、304连接到位线bl和blb。作为示例，存储器单元300可以通过在输出节点316处存储低电平(例如，接地)且在输出节点320处存储高电平(例如，vddmx)来存储逻辑1。这些状态由交叉耦合的反相器302、304来维持。在断言字线wl之际，反相器302通过存取晶体管314和输出节点316使位线bl放电。位线blb由反相器304通过存取晶体管318和输出节点320维持在高电平。因而通过位线bl的下拉而确立电压差。
位线bl和blb被馈送至感测放大器(sa)，该sa感测位线上携带的数据(例如，电压差)并将逻辑电平(例如，逻辑1)作为读取数据输出到外围电路206。sa将在本文中详细讨论。
写操作可通过将位线bl和blb设置成要写到存储器单元300的值并断言字线wl来发起。即，写入数据被驱动到位线bl和blb上。字线wl可在要写入的值(例如，写入数据)被提供给位线bl和blb之前被断言。作为示例，可通过将位线bl设置成逻辑电平0并将位线blb设置成逻辑1来将逻辑1写入到存储器单元300。位线bl处的逻辑电平0通过存取晶体管314被施加到第二反相器304的输入端，这进而迫使第二反相器304的输出节点320到vddmx。第二反相器304的输出节点320被施加到第一反相器302的输入端，这进而迫使第一反相器302的输出节点316到vss。通过将位线bl和blb的值反相，逻辑电平0可被写入到存储器单元300。写驱动器(未示出)被设计成比存储器单元300中的上拉晶体管(306和310)更强，以使得它能够超驰交叉耦合的反相器302、304的先前状态。
一旦读或写操作完成，字线就被解除断言，由此使得存取晶体管314和318将位线bl和blb从两个反相器302、304断开连接。只要功率被施加给存储器单元300，两个反相器302、304之间的交叉耦合就维持反相器输出的状态。
图4是解说sram的示例性实施例的功能框图。现在将在读操作的上下文中呈现sram的各方面。相应地，为清楚呈现起见，只示出了读操作的连接。本领域技术人员将容易明白，需要附加连接来支持写操作。
sram400包括具有用以解码地址并且执行读和写操作的支持电路系统的核402。核402包括安排成共享水平行和垂直列中的连接的存储器单元300。具体而言，每一水平行的存储器单元300共享字线wl，且每一垂直列的存储器单元300共享一对位线bl和blb。核402的大小(即单元数目)可取决于各种各样的因素而变化，这些因素包括具体应用、速度要求、布局和测试要求、以及施加在系统上的整体设计约束。通常，核402将包含数千或数百万的存储器单元。
在图4中所示的sram的示例性实施例中，核402由布置成2n个水平行和2m(x)个垂直列的(2nx2m(x))个存储器单元300组成，其中2m是每行的字数且x是针对读访问所输出的位数。外围设备(未示出)可使用(n+m)位宽的地址来随机存取核402中的任何字(即，x个单元)。在此示例中，n位地址被提供给行解码器404的输入且m位地址被提供给列解码器406的输入。列解码器406提供2m个输出列选择(cs(1)–cs(2m))，其中这些输出中的不同一者针对地址输入的每一不同组合被断言。输出被提供给x个复用器408。作为示例，复用器408可包括传输门。每一复用器可以是2m:1复用器，并基于来自列解码器406的输出来选择从存储器核402读取的2m个位线对之一。使用x个复用器408，对于每一读访问，x位被选择并输出。在一些示例中，复用器408可被看作2m:1选择器。所选x个位线对作为位线对bl_rd和blb_rd被输出到sa。
行解码器404将n位地址转换成2n个字线输出。行解码器404针对每个不同的n位行地址来断言不同的字线wl。作为结果，具有经断言的字线wl的水平行中的2m(x)个存储器单元300中的每一个存储器单元通过其存取晶体管来连接至2m(x)个位线bl和blb中的一对，如以上结合图3描述的。存储在存储器单元中的数据通过所选择的位线对bl和blb以及具有经断言的字线wl的x个复用器408被提供给bl_rd和blb_rd位线对，如参考图3所描述的。bl_rd和blb_rd位线对被提供给sa以进行放大，并且放大的所得数据被输出为读取数据。
在一些示例中，行解码器404和列解码器406可通过信号row_col_enable(行_列_启用)被启用或禁用。在行解码器404和列解码器406由信号row_col_enable禁用的情形中，可能没有生成wl和cs并且没有发生对存储器单元300的存取。
图5是用于图4的sram的一位读取数据的复用器和支持电路系统的示例性实施例的电路图。电路图500包括存储器单元300的列502，其将所存储数据输出给位线bl。为了清楚起见，省去了相关联的字线wl和位线blb。电路图500进一步包括对位线对bl和blb进行预充电以用于读操作(如关于图3所描述的)的预充电电路412(blpc)、用于选择位线对bl和blb以耦合到位线对bl_rd和blb_rd的复用器408、以及对位线对bl_rd和blb_rd进行预充电或充电的预充电电路414(blrdpc)(例如，充电电路)。为了清楚起见，未示出位线blb_rd。
预充电电路412(例如，充电电路)将位线对bl和blb(未示出)预充电或充电到高状态(例如，vddmx)。高状态被设置成不干扰存储器单元300中所存储的数据。预充电电路412可以包括耦合到供电电压vddmx和位线对bl和blb的p沟道晶体管516。p沟道晶体管516由信号pre_n(预充电_n)控制。在读访问之前，信号pre_n激活p沟道晶体管516(例如，使其进入低状态)以将位线对bl和blb充电到vddmx。在常规读访问中，信号pre_n可以在字线wl被断言之前禁用p沟道晶体管516，以便不干扰读操作。在字线wl的断言之际，存储器单元中所存储的数据可被提供到位线对bl和blb上。如关于图3所描述的，一示例可以是存储器单元300对位线bl(或位线blb，这取决于所存储数据的状态)进行下拉。
复用器408选择2m个位线对bl和blb中的一个位线对(仅示出一个位线bl)以将所选的一个位线对耦合到位线对bl_rd和blb_rd(仅示出位线bl_rd)。复用器408可以包括2m个n沟道晶体管546，其各自耦合到2m个位线对bl和blb之一以及位线对bl_rd和blb_rd。在一个示例中，位线bl_rd通过对位线bl进行下拉来经由所选的n沟道晶体管546下拉。
预充电电路414以与预充电电路412对位线对bl和blb进行预充电类似的方式对位线对bl_rd和blb_rd(仅示出位线bl_rd)进行预充电。预充电电路414可以包括耦合到电压源vddmx和位线对bl_rd和blb_rd的p沟道晶体管526。p沟道晶体管516由信号pre_rd_n(预充电_读_n)控制。在读访问之前，信号pre_rd_n激活p沟道晶体管526(例如，使其进入低状态)以将位线对bl_rd和blb_rd充电到vddmx。在常规读访问中，信号pre_rd_n可以在字线wl被断言之前禁用p沟道晶体管526，以便不干扰读操作。在字线wl的断言之际，存储器单元中所存储的数据可从位线对bl和blb被提供到位线对bl_rd和blb_rd。如关于图3所描述的，一示例可以是存储器单元300经由位线bl和复用器408对位线bl_rd(或位线blb_rd，这取决于所存储数据的状态)进行下拉。位线对bl_rd和blb_rd被提供给sa以放大其上的数据(例如，放大对位线bl_rd或blb_rd进行的下拉)。位线对bl_rd和blb_rd可以经由除了图5所解说的方案之外的各种方案被输出到sa。在一些示例中，位线对bl_rd和blb_rd可以在复用器408级之后经由有源驱动器被输出。在一些示例中，位线对bl_rd和blb_rd上的数据对应于一个或多个所选存储器单元300中所存储的数据。
图6是纳入图4的sram的多组存储器的示例性实施例的架构图。多组存储器600包括图4的sram400的第一组(400_1)和第二组(400_2)。存储器组例如可以是存储器单元块。每个组(400_1和400_2)可以包括行解码器404和列解码器406。在寻址方面，组400_1和400_2由bank_address(组_地址)寻址。组400_1和400_2共享sa620(例如，620(1)–620(x))。控制电路610操作组选择和对组的读/写访问。
例如，对组400_1和400_2的选择由bank_address解决。例如，当bank_address为低时，控制电路610可以通过激活组400_1中的row_col_enable信号并且停用组400_2中的对应信号来选择组400_1。
在读取操作中，控制电路610可以进一步通过分别控制pre_n和pre_rd_n信号来控制预充电电路412和414。例如，对于未被选择的组400_2，控制电路610可以保持组400_2的pre_n和pre_rd_n信号两者均被激活。组400_2的位线对bl_rd和blb_rd(标记为bl_rd_b2和blb_rd_b2)由此将在对组400_1的读访问期间保持在高电平(例如，vddmx)。
如关于图3-5所描述的，所选存储器单元300中所存储的数据可被放置在位线对bl_rd和blb_rd上。在一些示例中，所存储数据可以通过对位线bl_rd(或位线blb_rd，如由所存储数据的状态所指示的)的下拉来指示。
sa620由组400_1和400_2共享。从两个组输出的位线对bl_rd和blb_rd(针对第一组400_1标记为bl_rd_b1和blb_rd_b1，而针对第二组400_2标记为bl_rd_b2和blb_rd_b2)被提供给sa620。在一些示例中，sa620直接从两个组接收位线对bl_rd和blb_rd(例如，而无需通过复用器选择例如来自组400_1和400_2之一的位线对bl_rd和blb_rd)。在一些示例中，sa620在vddcx电压域中工作，而所接收的位线对bl_rd和blb_rd在vddmx电压域中。如以下所呈现的，sa620在vddcx电压域中输出sa_out(sa_输出)，而无需使用电平移位器。换言之，sa620可以纳入电平移位功能。
图7是由图4的多个组共享的感测放大器的示例性实施例的电路图。共享sa620包括第一差分晶体管对710、第二差分晶体管对720、电流源730和交叉耦合的负载740。
第一差分晶体管对710可被配置成接收来自第一组400_1的位线对bl_rd_b1和blb_rd_b1作为差分输入。例如，第一差分晶体管对710可以包括配置为差分对的n沟道晶体管712和714。n沟道晶体管712的栅极接收blb_rd_b1作为输入，而n沟道晶体管714的栅极接收bl_rd_b1作为输入。
第二差分晶体管对720可被配置成接收来自第二组400_2的位线对bl_rd_b2和blb_rd_b2作为差分输入。例如，第二差分晶体管对720可以包括配置为差分对的n沟道晶体管722和724。n沟道晶体管722的栅极接收blb_rd_b2作为输入，而n沟道晶体管724的栅极接收bl_rd_b2作为输入。
在一些示例中，第一和第二差分晶体管对710和720被安排成堆叠。例如，第一差分晶体管对710的n沟道晶体管712和第二差分晶体管对720的n沟道晶体管722被安排成串联，并且相同的电流流过这两个晶体管。第一差分晶体管对710的n沟道晶体管714和第二差分晶体管对720的n沟道晶体管724被安排成串联，并且相同的电流流过这两个晶体管。在一些配置中，第一差分晶体管对710(经由节点sa_out和sab_out(sab_输出))被耦合到交叉耦合的负载740并被耦合到第二差分晶体管对720。第二差分晶体管对720被进一步耦合到电流源730。
电流源730提供尾电流itail(i尾)，该尾电流itail流过第一差分晶体管对710和第二差分晶体管对720两者。电流源730可以包括耦合到接地和第二差分晶体管对720的n沟道晶体管732。n沟道晶体管732的栅极可以接收参考信号sense_enable(感测_启用)以生成期望尾电流itail。参考信号sense_enable的激活使sa620激活以放大所接收的差分输入。在一些示例中，控制电路610可以控制参考信号sense_enable的激活。
交叉耦合的负载740耦合到供电电压vddcx并(经由节点sa_out和sab_out)耦合到第一差分晶体管对710。交叉耦合的负载740可以包括交叉耦合的p沟道晶体管742和744。p沟道晶体管742的栅极可被耦合到p沟道晶体管744的漏极和节点sa_out。p沟道晶体管744的栅极可被耦合到p沟道晶体管742的漏极和节点sab_out。sa620的输出可以是节点sa_out。
sa620可以包括为了清楚起见而未示出的其他电路。例如，sa620可以包括sa预充电电路(未示出)，其将节点sa_out和sab_out预充电到高电平(例如，vddcx)。sa预充电电路可以在与电流源730相反的相位工作。例如，在信号sense_enable开启电流源730时，sa预充电电路可被关闭以允许sa620放大所接收的差分输入。
sa620可以进一步包括耦合到节点sa_out和sab_out的弱上拉电路(未示出)。在一些示例中，上拉电路可以是弱的并且持续开启以最小化由例如噪声耦合引发的节点sa_out和sab_out上的抖动。上拉电路可以是非常弱的(例如，长沟道晶体管)，以便不干扰由sa620执行的感测。
如上所述，sa620由组400_1和组400_2共享，并且直接从两个存储器组接收输入差分信号(例如，位线对bl_rd和blb_rd)。换言之，输入差分信号在被提供给sa620时不通过组选择复用器。此外，sa620接收vddmx电压域中的差分输入(例如，位线对bl_rd和blb_rd)，并在vddcx域输出sa_out。由此，电平移位功能被纳入到sa620并由其执行。由于不需要附加的组选择复用器和电平移位器电路，因此sa620可以在对性能具有最小影响的情况下实现面积和功率节省。
sa620的读操作用图8的时序图来呈现。图8是图7的感测放大器的读操作的时序图。读操作将参照图3-6来描述。在这一示例中，存储器单元300在反相器302的输出处存储逻辑1，且在反相器304的输出处存储逻辑0。此外，组400_1被选择(而组400_2未被选择)。因此，除非另有指定，否则本文中所引述的电路和信号指的是组400_1的电路和信号。在t0，控制电路610断言信号pre_n和pre_rd_n(例如，拉到高电平)，以分别禁用预充电电路412将位线对bl和blb预充电到vddmx并禁用预充电电路414将位线对bl_rd和blb_rd预充电到vddmx。
组400_2的pre_n和pre_rd_n可以保持为低，以关于组400_2保持预充电电路412将位线对bl和blb预充电到vddmx并保持预充电电路414将位线对bl_rd和blb_rd预充电到vddmx。
在t1，控制电路610断言row_col_enable信号(例如，拉到高电平)，从而导致字线wl的断言(例如，被驱动到vddmx)。该激活将位线对bl和blb连接到存储器单元300。具体地，位线bl通过存取晶体管314连接到反相器302的输出，而位线blb通过存取晶体管318连接到反相器304的输出。在读操作之前被预充电的位线bl开始通过反相器302中的n沟道晶体管308向vss(即，逻辑电平0)放电。位线blb保持被充电(即，逻辑1)。参见关于图3提供的描述。结果，在位线bl与位线blb之间以及位线bl_rd与位线blb_rd之间产生电压差。
组400_2的row_col_enable信号可以保持停用，因此没有字线wl被激活。因此，位线bl和blb未被连接到存储器单元300，并且位线对bl和blb以及位线对bl_rd和blb_rd在组400_2中保持被充电。
在t2，控制电路610断言sense_enable信号(例如，拉到高电平)以启用sa620作为响应，电流源生成尾电流itail，该尾电流itail流过第一差分晶体管对710和第二差分晶体管对720。如上所述，由第二差分晶体管对720接收的差分输入(来自组400_2的位线对bl_rd和blb_rd)保持为高(vddmx)，并且相应地，第二差分晶体管对720为第一差分晶体管对710提供低电阻导通路径。
响应于所接收的差分输入上的电压差(来自组400_1的位线对bl_rd和blb_rd)和尾电流itail，第一差分晶体管对710开始以不同的速率下拉节点sa_out和节点sab_out。例如，当位线bl_rd被拉低且位线blb_rd保持高(vddmx)时，接收位线blb_rd的n沟道晶体管712将比接收位线bl_rd的n沟道晶体管714更强地导通。换句话说，大部分尾电流itail将流过n沟道晶体管712，并且节点sab_out将比节点sa_out更快地被下拉。
在t3，节点sa_out与节点sab_out之间的电压差足以激活交叉耦合的负载740。例如，节点sab_out可以足够低以导通p沟道晶体管744，这有助于上拉节点sa_out。作为结果，节点sa_out和sab_out可以被拉到(近乎)轨到轨电平。在这一级，节点sa_out例如可以被输出且在后一级被存储。
如上所述，第一差分晶体管对710被配置成在第二差分晶体管对720处于导通状态(例如，n沟道晶体管722和724两者均处于导通状态)(例如，在t2)时放大第一差分输入(组400_1的位线对bl_rd和blb_rd)。第二差分晶体管对720接收第二差分输入，即组400_2的位线对bl_rd和blb_rd。组400_2的位线bl_rd和blb_rd两者均由vddmx电压域的供电电压电平vddmx供电(例如，充电)。
图9是解说感测放大器的示例性实施例的读操作的流程图。这些操作可以由存储器600和/或sa620执行。在910，由第一差分晶体管对710接收第一差分输入。例如，参见图7。第一差分晶体管对710接收包括来自组400_1的位线对bl_rd和blb_rd的第一差分输入。第一差分晶体管对可以包括第一n沟道晶体管712和第二n沟道晶体管714。在920，由第二差分晶体管对接收第二差分输入。例如，参见图7。第二差分晶体管对720接收包括来自组400_2的位线对bl_rd和blb_rd的第二差分输入。第二差分晶体管对可以包括第一n沟道晶体管722和第二n沟道晶体管724。在一些示例中，第一和第二差分输入来自第一电压域(例如，vddmx电压域)。
在930，使电流流过第一和第二差分晶体管对。例如，参见图7。电流源730可以由参考信号sense_enable启用以生成尾电流itail，该尾电流itail流过第一差分晶体管对710和第二差分晶体管对720。
在940，提供第一负载，第一负载串联耦合到被串联耦合的第一晶体管。例如，参见图7。交叉耦合的负载740包括p沟道晶体管742的第一负载，其被串联耦合到被串联耦合的第一差分晶体管对710的第一晶体管712和第二差分晶体管对720的第一晶体管722。在950，提供第二负载，第二负载串联耦合到被串联耦合的第二晶体管。例如，参见图7。交叉耦合的负载740包括p沟道晶体管744的第二负载，其被串联耦合到被串联耦合的第一差分晶体管对714的第二晶体管714和第二差分晶体管对720的第二晶体管724。
在970，提供第二电压域中的输出。例如，参见图7。输出节点sa_out在一种状态下耦合到供电电压vddcx并且被其上拉。在975，在这些差分输入中的一差分输入由第一电压域的电压源供电时，放大这些差分输入中的另一差分输入。例如，参见图7。组400_1被选择，而组400_2未被选择。在一些示例中，第一差分输入(包括来自组400_1的位线对bl_rd和blb_rd)由第一差分晶体管对710和/或交叉耦合的负载740放大。并行地，由于组400_2未被选择，因此第二差分输入(包括来自组400_2的位线对bl_rd和blb_rd)由vddmx电压域的电压源vddmx供电。
图10是图6的控制电路的示例性实施例的框图。在示例性实施例中，以下给出的控制电路610及其中包含的组件可以包括电路、一个或多个处理器、在一个或多个处理器上执行的软件、或其组合。这些组件可以包括用于生成用于下文所描述的功能的信号的电路或者携带那些信号的信号线。
作为示例，组件、或组件的任何部分、或者组件的任何组合可用一个或多个处理器来实现。处理器的示例包括：微处理器、微控制器、数字信号处理器(dsp)、现场可编程门阵列(fpga)、可编程逻辑器件(pld)、状态机、门控逻辑、分立的硬件电路、以及被配置成执行本公开中通篇描述的各种功能性的其他合适硬件。处理系统中的一个或多个处理器可以执行软件。软件应当被宽泛地解释成意为指令、指令集、代码、代码段、程序代码、程序、子程序、软件组件、应用、软件应用、软件包、例程、子例程、对象、可执行件、执行的线程、规程、函数等，无论其是用软件、固件、中间件、微代码、硬件描述语言、还是其他术语来述及皆是如此。
控制电路610包括组选择组件1010、位线预充电组件1020和sa控制组件1030。组选择组件1010接收bank_address并生成row_col_enable_b1(行_列_启用_b1)和row_col_enable_b2(行_列_启用_b2)信号，它们被分别提供给组400_1和组400_2的行解码器404和列解码器406。例如，组400_1可被选择，并且row_col_enable_b1信号被断言。组400_1的行解码器404和列解码器406被启用以分别生成字线wl和列选择cs。row_col_enable_b2信号未被激活，因为组400_2未被选择。组400_2的行解码器404和列解码器406未被启用，并且在组400_2中未生成字线wl和列选择cs。
位线预充电组件1020可以接收用于定时的主控时钟。位线预充电组件1020可以针对基于row_col_enable_b1和row_col_enable_b2信号所选择的组生成预充电信号pre_n和pre_rd_n。例如，组400_1被选择，并且作为响应，位线预充电组件1020禁用预充电信号pre_n和pre_rd_n以分别停止对位线对bl和blb以及位线对bl_rd和blb_rd进行预充电或充电，以用于对组400_1的读访问。在未被选择的组400_2中，预充电信号pre_n和pre_rd_n保持被激活，以分别将位线对bl和blb以及位线对bl_rd和blb_rd预充电或充电到电压源vddmx。
sa控制组件1030也可以接收用于定时的主控时钟。参考图8，在t2，sa控制组件1030激活参考信号sense_enable，以放大位线对bl_rd和blb_rd上的数据(例如，电压差)。
以上所描述的操作方法中的框的具体次序或阶层仅是作为示例而提供的。基于设计偏好，该操作方法中的框的具体次序或阶层可被重新安排、修正和/或修改。除非在权利要求中明确指出，否则伴随的方法权利要求包括关于操作方法的各种限定，但是所述及的限定并不意味着以任何方式受到具体次序或阶层的限制。
提供了本公开的各个方面以使本领域普通技术人员能够实践本发明。对本公开通篇给出的示例性实施例的各种修改对于本领域技术人员而言将是显而易见的，并且本文中公开的概念可扩展到其他磁性存储设备。由此，权利要求并非旨在限定于本公开的各个方面，而是要被给予与权利要求的语言相一致的完全范围。本公开中通篇描述的示例性实施例的各个组件的所有结构和功能上为本领域普通技术人员所知或将来所知的等效方案通过引用明确纳入于此，且意在被权利要求书所涵盖。此外，本文中所公开的任何内容都并非旨在贡献给公众，无论这样的公开是否在权利要求书中被显式地叙述。权利要求的任何要素都不应当在35u.s.c.§112(f)的规定下来解释，除非该要素是使用短语“用于……的装置”来明确叙述的或者在方法权利要求情形中该要素是使用短语“用于……的步骤”来叙述的。