半导体电路、驱动半导体电路的方法以及电子设备与流程

本公开涉及半导体电路、驱动半导体电路的方法以及包括该半导体电路的电子设备。

背景技术：

期望电子设备在生态学方面的功耗低。例如，在半导体电路中，经常使用称为功率门控的技术，其中选择性地停止到电路的一部分供电电源，从而降低功耗。期望已经停止到其的供电电源的电路在供电电源重启之后立即返回到供电电源停止之前的操作状态。在如此短的时间内实现这种恢复操作的方法包括在电路中内置非易失性存储器的方法。例如，PTL 1和2均公开了一种电路，其中为非易失性存储器的SRAM(静态随机存取存储器)与自旋转移扭矩存储元件组合。

引文列表

专利文献

PTL 1：国际公开No.WO 2009/028298

PTL 2：日本未审查专利申请公开No.2013-30249

技术实现要素：

顺便提及，期望存储器电路较少可能具有干扰。此外，通常期望半导体电路的电路面积小。

期望提供一种半导体电路、驱动方法和电子设备，其使得能够引起较小的干扰并减小电路面积。

本公开实施例中的半导体电路包括第一电路、第二电路、第一晶体管、第二晶体管、第三晶体管和第一存储元件。第一电路能够基于第一节点中的电压产生该电压的反相电压并将该反相电压施加到第二节点。第二电路能够基于第二节点中的电压产生该电压的反相电压并将该反相电压施加到第一节点。第一晶体管在处于导通状态时，将第一节点耦接到第三节点。第二晶体管在处于导通状态时，将第一直流电压提供给第三节点。第三晶体管包括要耦接到第三节点的漏极或源极，并且包括耦接到第一节点或第二节点的栅极。第一存储元件包括耦接到第三节点的第一端子并且能够采取第一电阻状态或第二电阻状态。上述第一电路和第二电路被配置为使得在施加电源之后第一节点中的电压容易地变为预定的初始电压。

本公开实施例中的驱动方法包括：准备半导体电路，所述半导体电路包括：第一电路，所述第一电路能够基于第一节点中的电压产生该电压的反相电压并将该反相电压施加到第二节点；第二电路，所述第二电路能够基于第二节点中的电压产生该电压的反相电压并将该反相电压施加到第一节点；第一晶体管，所述第一晶体管在处于导通状态时，将第一节点耦接到第三节点；第二晶体管，所述第二晶体管在处于导通状态时，向第三节点提供第一直流电压；第三晶体管，所述第三晶体管包括要耦接到第三节点的漏极或源极，并且包括耦接到第一节点或第二节点的栅极；以及第一存储元件，所述第一存储元件包括耦接到第三节点的第一端子和被提供控制电压的第二端子，并且能够采取第一电阻状态或第二电阻状态，所述第一电路和所述第二电路被配置为使得在施加电源之后第一节点中的电压容易地变为预定的初始电压；在第一时段中执行将所述控制电压设置为与第一直流电压的电压电平不同的第一电压电平，并将第二晶体管置于导通状态并将第一晶体管置于截止状态，从而将第一存储元件的电阻状态置于第一电阻状态的第一驱动；以及在第一时段之后的第二时段中，执行将所述控制电压设置为第二电压电平，并将第一晶体管和第二晶体管置于截止状态，从而将第一存储元件的电阻状态置于根据第一节点中的电压的电阻状态的第二驱动。

本公开实施例中的电子设备包括上述半导体电路和向半导体电路提电源电压的电池。本发明实施例中的电子设备对应于智能手机、数码相机、笔记本大小的个人计算机、掌上游戏机、摄像机等。

在本公开实施例的半导体电路、驱动方法和电子设备中，由于第一电路和第二电路，彼此反相的电压出现在第一节点和第二节点中。当第二晶体管处于导通状态时，第一直流电压被提供给第一存储元件。然后，第一存储元件的电阻状态由第三晶体管基于第一节点中的电压或第二节点中的电压来设置。当中断供电，然后施加电源时，第一节点中的电压倾向于通过第一电路和第二电路变为预定的初始电压。然后，第一晶体管被置于导通状态，从而第一存储元件耦接到第一节点。因此，根据第一存储元件的电阻状态设置第一节点中的电压。

根据本公开实施例中的半导体电路、驱动方法和电子设备，设置第三晶体管和第一存储元件，并且第一电路和第二电路被配置为使得在施加电源之后第一节点中的电压容易变为预定的初始电压；因此，能够引起较少的干扰并且还能够减小电路面积。应注意，这里描述的效果不一定受限，并且可以包括本公开中描述的任何效果。

附图说明

图1是表示根据本公开的实施例的半导体电路的配置示例的框图。

图2是表示图1中所示的存储器单元的配置示例的电路图。

图3是表示图1中所示的存储器单元阵列的配置示例的电路图。

图4是表示图2所示的存储元件的配置示例的说明图。

图5是表示图2所示的存储器单元的操作的示例的说明图。

图6A是表示图2中所示的存储器单元的操作的示例的电路图。

图6B是表示图2中所示的存储器单元的操作的示例的另一电路图。

图7A是表示图2中所示的存储器单元的操作的示例的另一电路图。

图7B是表示图2中所示的存储器单元的操作的示例的另一电路图。

图7C是表示图2中所示的存储器单元的操作的示例的另一电路图。

图8A是表示图2中所示的存储器单元的操作的示例的另一电路图。

图8B是表示图2中所示的存储器单元的操作的示例的另一电路图。

图8C是表示图2中所示的存储器单元的操作的示例的另一电路图。

图9是表示根据比较示例的存储器单元的配置示例的电路图。

图10是表示根据修改示例的存储器单元的配置示例的电路图。

图11是表示根据另一修改示例的存储器单元的配置示例的电路图。

图12是表示根据另一修改示例的存储器单元的配置示例的电路图。

图13是表示根据另一修改示例的存储器单元的配置示例的电路图。

图14是表示图13中所示的存储元件的配置示例的说明图。

图15是表示根据另一修改示例的半导体电路的配置示例的框图。

图16是表示根据另一修改示例的存储器单元的配置示例的电路图。

图17是表示具有图16所示的存储器单元的存储器单元阵列的配置示例的电路图。

图18A是表示图16中所示的存储器单元的配置示例的布局图。

图18B是表示图16中所示的存储器单元的配置示例的另一布局图。

图18C是表示图16中所示的存储器单元的配置示例的另一布局图。

图18D是表示图16中所示的存储器单元的配置示例的另一布局图。

图19是表示根据另一修改示例的半导体电路的配置示例的框图。

图20A是表示触发器电路的配置示例的电路图。

图20B是表示触发器电路的另一配置示例的电路图。

图20C是表示触发器电路的另一配置示例的电路图。

图20D是表示触发器电路的另一配置示例的电路图。

图21是表示应用了本实施例的触发器电路的配置示例的电路图。

图22是表示应用了本实施例的智能手机的外观的透视图。

具体实施方式

在下文中，参考附图详细描述了本公开的一些实施例。应注意，按以下顺序进行描述：

1.实施例

2.应用示例和实际应用示例。

<1.实施例>

[配置示例]

图1表示根据实施例的半导体电路1的配置示例。半导体电路1是存储信息的电路。应注意，根据本公开的实施例的半导体电路驱动方法由本实施例实现，因此也同时描述。半导体电路1包括控制单元11、电源晶体管12和存储器电路20。

控制单元11控制存储器电路20的操作。具体地，控制单元11基于从外部提供的写入命令和写入数据将信息写入存储器电路20中，并且基于从外部提供的读取命令从存储器电路20读取信息。此外，控制单元11还具有通过向电源晶体管12提供电源控制信号SPG从而导通/截止电源晶体管12来控制到存储器电路20的供电电源的功能。

在该示例中，电源晶体管12是P型MOS(金属氧化物半导体)晶体管；电源晶体管12的栅极被提供电源控制信号SPG，并且电源晶体管12的源极被提供电源电压VDD1，并且电源晶体管12的漏极耦接到存储器电路20。

通过半导体电路1中的这种配置，在使用存储器电路20的情况下，电源晶体管12被置于导通状态，并且作为电源电压VDD的电源电压VDD1被提供给存储器电路20。此外，在半导体电路1中，在不使用存储器电路20的情况下，电源晶体管12被置于截止状态。这种所谓的功率门控使半导体电路1能够降低功耗。

存储器电路20在其中存储数据。存储器电路20具有存储器单元阵列21和驱动单元22和23。

存储器单元阵列21包括以矩阵布置的存储器单元30。

图2表示存储器单元30的配置示例。图3表示存储器单元阵列21的配置示例。存储器单元阵列21具有多个字线AWL、多个控制线CTRL、多个位线BLT、多个位线BLB、多个控制线RST、多个控制线CL和多个控制线STR。字线AWL在图2和3中沿横向延伸，并且其一端耦接到驱动单元22；信号SAWL由驱动单元22施加到字线AWL。控制线CTRL在图2和3中沿横向延伸，并且其一端耦接到驱动单元22；信号SCTRL由驱动单元22施加到控制线CTRL。位线BLT在图2和3中沿纵向延伸，并且其一端耦接到驱动单元23。位线BLB在图2和3中沿纵向延伸，并且其一端耦接到驱动单元23。控制线RST在图2和3中沿纵向延伸，并且其一端耦接到驱动单元23；信号SRST由驱动单元23施加到控制线RST。控制线CL在图2和3中沿纵向延伸，并且其一端耦接到驱动单元23；信号SCL由驱动单元23施加到控制线CL上。控制线STR在图2和3中沿纵向延伸，其一端耦接到驱动单元23；信号SSTR由驱动单元23施加到控制线STR。

存储器单元30具有SRAM(静态随机存取存储器)电路40、晶体管31至34和存储元件35。

SRAM电路40通过正反馈在其中存储1位信息。SRAM 40具有晶体管41至46。晶体管41和43是P型MOS晶体管，并且晶体管42、44、45和46是N型MOS晶体管。

晶体管41的栅极耦接到节点N1，晶体管41的源极被提供电源电压VDD，并且晶体管41的漏极耦接到节点N2。在该示例中，晶体管41的栅极长度L等于晶体管43的栅极长度L，并且晶体管41的栅极宽度W小于晶体管43的栅极宽度W。晶体管42的栅极耦接到节点N1，晶体管42的源极接地，并且晶体管42的漏极耦接到节点N2。在该示例中，晶体管42的栅极长度L等于晶体管44的栅极长度L，并且晶体管42的栅极宽度W大于晶体管44的栅极宽度。晶体管41和42构成反相器IV1。反相器IV1使节点N1中的电压VN1反相，并将反相结果输出到节点N2。

晶体管43的栅极耦接到节点N2，晶体管43的源极被提供电源电压VDD，并且晶体管43的漏极耦接到节点N1。在该示例中，晶体管43的栅极长度L等于晶体管41的栅极长度L，并且晶体管43的栅极宽度W大于晶体管41的栅极宽度W。晶体管44的栅极耦接到节点N2，晶体管44的源极接地，并且晶体管44的漏极耦接到节点N1。在该示例中，晶体管44的栅极长度L等于晶体管42的栅极长度L，并且晶体管44的栅极宽度W小于晶体管42的栅极宽度W。晶体管43和44构成反相器IV2。反相器IV2使节点N2中的电压VN2反相，并将反相结果输出到节点N1。

晶体管45的栅极耦接到字线AWL，晶体管45的源极耦接到位线BLT，并且晶体管45的漏极耦接到节点N1。晶体管46的栅极耦接到字线AWL，晶体管46的源极耦接到位线BLB，并且晶体管46的漏极耦接到节点N2。

通过该配置，反相器IV1的输入端子和反相器IV2的输出端子彼此耦接，并且反相器IV2的输入端子和反相器IV1的输出端子彼此耦接。因此，SRAM电路40通过正反馈在其中存储1位信息。然后，在SRAM电路40中，当晶体管45和46处于导通状态时，通过位线BLT和BLB写入或读取信息。

此外，在SRAM电路40中，反相器IV2中的晶体管43的栅极宽度W大于反相器IV1中的晶体管41的栅极宽度W，并且反相器IV1中的晶体管42的栅极宽度W大于反相器IV2中的晶体管44的栅极宽度W。因此，紧接在施加电源之后，反相器IV2容易地输出高电平，并且反相器IV1容易地输出低电平。以这种方式，SRAM电路40被配置为在施加电源之后将节点N1中的电压立即容易地带到高电平。

晶体管31和32是N型MOS晶体管，并且晶体管33和34是P型MOS晶体管。晶体管31的栅极耦接到控制线CL，晶体管31的漏极耦接到节点N1，并且晶体管31的源极耦接到晶体管32和33的相应漏极以及存储元件35的一端。晶体管32的栅极耦接到控制线RST，晶体管32的漏极耦接到晶体管31的源极、晶体管33的漏极和存储元件35的一端，并且晶体管32的源极接地。晶体管33的栅极耦接到节点N2，晶体管33的源极耦接到晶体管34的漏极，并且晶体管33的漏极耦接到晶体管31的源极、晶体管32的漏极以及存储元件35的一端。晶体管34的栅极耦接到控制线STR，晶体管34的源极被提供电源电压VDD，并且晶体管34的漏极耦接到晶体管33的源极。

存储元件35是非易失性存储元件，并且在该示例中，是通过自旋注入改变自由层F(稍后描述)中的磁化方向从而在其中存储信息的自旋转移力矩(STT；自旋转移力矩)磁隧道结(MTJ；磁隧道结)器件。存储元件35的一端耦接到晶体管31的源极和晶体管32和33的漏极，并且存储元件35的另一端耦接到控制线CTRL。

图4表示存储元件35的配置示例。存储元件35具有钉扎层P、隧道势垒层I和自由层F。在该示例中，钉扎层P耦接到布置在半导体电路1的芯片的下层侧的晶体管31至33。应注意，图4中仅描绘了晶体管31。此外，自由层F耦接到设置在半导体电路1的芯片的上层侧的控制线CTRL。也就是说，存储元件35具有所谓的底部引脚结构，其中自由层F、隧道势垒层I和钉扎层P从上层侧依次层叠。

钉扎层P包括铁磁体，其磁化方向PJ例如在膜表面的垂直方向上固定。自由层F包括铁磁体，其磁化方向FJ例如根据流入的自旋极化电流在膜表面的垂直方向上变化。隧道势垒层I起作用以切断钉扎层P和自由层F之间的磁连接并使隧道电流流动。

通过存储元件35中的这种配置，例如，在电流从自由层F流到钉扎层P的情况下，具有与钉扎层P的磁化方向PJ相同方向上的力矩(自旋)的极化电子从钉扎层P注入自由层F，并且自由层F的磁化方向FJ变为与钉扎层P的磁化方向PJ相同的方向(平行状态)。当存储元件35处于这种平行状态时，两端之间的电阻值变低(低电阻状态RL)。

此外，例如，在电流从钉扎层P流到自由层F的情况下，电子从自由层F注入到钉扎层P中。此时，注入的电子中的具有与钉扎层P的磁化方向PJ相同方向上的力矩的极化电子穿过钉扎层P，并且具有与钉扎层P的磁化方向PJ相反的方向上的力矩的极化电子被钉扎层P反射并注入到自由层F中。因此，自由层F的磁化方向FJ变为与钉扎层P的磁化方向PJ相反的方向(反平行状态)。当存储元件35处于这种反平行状态时，两端之间的电阻值变高(高电阻状态RH)。

以这种方式，在存储元件35中，自由层F的磁化方向FJ根据流动的电流的方向而变化，从而电阻状态在高电阻状态RH和低电阻状态RL之间变化。以这种方式设置电阻状态允许存储元件35在其中存储信息。

以这种方式，除了SRAM电路40之外，存储器单元30还设置有晶体管31至34和存储元件35。因此，例如，在通过将电源晶体管12置于截止状态来执行待机操作的情况下，在电源晶体管12被置于截止状态之前立即执行存储操作使得能够使存储在为易失性存储器的SRAM电路40中的信息存储在为非易失性存储器的存储元件35中。然后，在执行待机操作之后执行正常操作的情况下，半导体电路1在电源晶体管12被置于导通状态之后立即执行恢复操作，这使得能够使存储在存储元件35中的信息存储在SRAM电路40中。因此，在半导体电路1中，能够在供电电源恢复后的短时间内将每个存储器30的状态恢复到供电电源停止之前的状态。

驱动单元22基于从控制单元11提供的控制信号，将信号SAWL施加到字线AWL，并将信号SCTRL施加到控制线CTRL。

驱动单元23基于从控制单元11提供的控制信号，将信号SRST施加到控制线RST，将信号SCL施加到控制线CL，并将信号SSTR施加到控制线STR。此外，基于从控制单元11提供的控制信号和数据，驱动单元23通过位线BLT和BLB将信息写入存储器单元阵列21中。此外，基于从控制单元11提供的控制信号，驱动单元23通过位线BLT和BLB从存储器单元阵列21读取信息，并将读取的信息提供给控制单元11。

这里，反相器IV1对应于本公开中的“第一电路”的具体示例，并且反相器IV2对应于本公开中的“第二电路”的具体示例。晶体管31对应于本公开中的“第一晶体管”的具体示例，晶体管32对应于本公开中的“第二晶体管”的具体示例，晶体管33对应于本公开中的“第三晶体管”的具体示例，并且晶体管34对应于本公开中的“第四晶体管”的具体示例。存储元件35对应于本公开中的“第一存储元件”的具体示例。晶体管41对应于本公开中的“第八晶体管”的具体示例，晶体管43对应于本公开中的“第九晶体管”的具体示例，晶体管44对应于本公开中的“第十晶体管”的具体示例，并且晶体管42对应于本公开中的“第十一晶体管”的具体示例。

[操作和工作]

随后，描述本实施例中的半导体电路1的操作和工作。

(整体运行概述)

首先，参考图1描述半导体电路1的整体操作的概述。控制单元11控制存储器电路20的操作。具体地，控制单元11基于从外部提供的写入命令和写入数据将信息写入存储器电路20中，或者基于从外部提供的读取命令从存储器电路20读取信息。此外，控制单元11通过向电源晶体管12提供电源控制信号SPG从而使电源晶体管12导通/截止来控制到存储器电路20的供电电源。电源晶体管12基于从控制单元11提供的控制信号执行导通/截止操作。然后，当电源晶体管12处于导通状态时，将电源电压VDD1作为电源电压VDD提供给存储器电路20。基于从控制单元11提供的控制信号，存储器电路20的驱动单元22将信号SAWL施加到字线AWL，并将信号SCTRL施加到控制线CTRL。基于从控制单元11提供的控制信号，驱动单元23将信号SRST施加到控制线RST，将信号SCL施加到控制线CL，并将信号SSTR施加到控制线STR。此外，基于从控制单元11提供的控制信号和数据，驱动单元23通过位线BLT和BLB将信息写入存储器单元阵列21中。此外，基于从控制单元11提供的控制信号，驱动单元23通过位线BLT和BLB从存储器单元阵列21读取信息，并将读取的信息提供给控制单元11。

(详细操作)

在正常操作M1中，半导体电路1使信息存储在为易失性存储器的SRAM电路40中。此外，通过执行重置操作M2，半导体电路1将存储元件35的电阻状态重置为预定状态(在该示例中，为低电阻状态RL)。然后，例如，在通过将电源晶体管12置于截止状态来执行待机操作M4的情况下，半导体电路1在电源晶体管12被置于断开状态之前立即执行存储操作M3，从而使存储在为易失性存储器的SRAM电路40中的信息存储在为非易失性存储器的存储元件35中。然后，在待机操作M4之后执行正常操作M1的情况下，半导体电路1在电源晶体管12被置于导通状态之后立即执行恢复操作M5，从而使存储在存储元件35中的信息存储在SRAM电路40中。下面详细描述该操作。

图5表示半导体电路1中感兴趣的存储器单元30的操作示例。图6A、6B、7A至7C和8A至8C表示存储器单元30的状态。图6A示出了正常操作M1中的状态，而图6B示出了重置操作M2中的状态。图7A至7C示出了节点N1中的电压VN1是高电平VH(VN1＝VH)的情况下的状态；图7A示出了存储操作M3中的状态，图7B示出了待机操作M4中的状态，并且图7C示出了恢复操作M5中的状态。图8A至8C示出了节点N1中的电压VN1是低电平VL(VN1＝VL)的情况下的状态；图8A示出了存储操作M3中的状态，图8B示出了待机操作M4中的状态，并且图8C示出了恢复操作M5中的状态。在图6A、6B、7A至7C和8A至8C中，晶体管31、32和34各自使用根据晶体管的操作状态的开关示出。

(正常操作M1)

在正常操作M1中，如图5所示，控制单元11将电源控制信号SPG的电压设置为低电平。因此，电源晶体管12(图1)被置于导通状态，并且存储器单元30被提供电源电压VDD。此外，驱动单元23将信号SCL和SRST的相应电压设置为低电平，并将信号SSTR的电压设置为高电平。因此，如图6A所示，晶体管31、32和34都被置于截止状态。也就是说，SRAM电路40与存储元件35电隔离。此外，驱动单元22将信号SCTRL的电压设置为低电平VL(接地电平)。

在该正常操作M1中，信息被写入存储器单元30的SRAM电路40中，或者从SRAM电路40读取信息。具体地，在信息被写入SRAM电路40中的情况下，首先，驱动单元22将信号SAWL的电压设置为高电平，从而将SRAM电路40的晶体管45和46置于导通状态。然后，驱动单元23将具有根据写入信息彼此反相的电压电平的相应信号施加到位线BLT和BLB。此外，在从SRAM电路40读取信息的情况下，驱动单元23利用例如高电平电压对位线BLT和BLB进行预充电，之后，驱动单元22将信号SAWL的电压设置为高电平，从而晶体管45和46被置于导通状态。因此，位线BLT或位线BLB的电压根据存储在SRAM电路40中的信息而变化。然后，驱动单元23检测位线BLT和BLB之间的电压差，从而读取存储在SRAM电路40中的信息。

(重置操作M2)

半导体电路1在存储操作M3之前执行重置操作M2，从而将存储元件35的电阻状态重置为预定状态(在该示例中，为低电阻状态RL)。具体地，半导体电路1能够与例如正常操作M1并行地执行重置操作M2。

在该重置操作M2中，如图5所示，驱动单元23将信号SRST和SSTR的相应电压设置为高电平，并将信号SCL的电压设置为低电平。因此，如图6B所示，晶体管32被置于导通状态，并且晶体管31和34都被置于截止状态。此外，驱动单元22将信号SCTRL的电压设置为高电平VH。因此，重置电流Ireset按此顺序流入控制线CTRL、存储元件35和晶体管32。

此时，例如，在存储元件35中，重置电流Ireset从自由层F流到钉扎层P；因此，自由层F的磁化方向FJ变为与钉扎层P的磁化方向PJ相同的方向(平行状态)，结果，存储元件35的电阻状态变为低电阻状态RL。以这种方式，通过重置操作M2，存储元件35的电阻状态被重置并变为低电阻状态RL。

(存储操作M3)

随后，描述通过将电源晶体管12置于截止状态来执行待机操作M4的情况。在这种情况下，半导体电路1首先执行存储操作M3，从而使存储在SRAM电路40中的信息存储在存储元件35中。

在存储操作M3中，如图5所示，驱动单元23将信号SCL、SRST和SSTR的相应电压设置为低电平。因此，如图7A和8A所示，晶体管34被置于导通状态，并且晶体管31和32均被置于截止状态。此外，驱动单元22将信号SCTRL的电压设置为低电平VL(接地电平)。因此，根据存储在SRAM电路40中的信息来设置存储元件35的电阻状态。

具体地，例如，在节点N1中的电压VN1是高电平VH(VN1＝VH)的情况下，如图7A所示，节点N2中的电压VN2变为低电平VL(VN2＝VL)。因此，存储电流Istore按此顺序流入晶体管34、晶体管33和存储元件35。此时，在存储元件35中，存储电流Istore从钉扎层P流到自由层F；因此，自由层F的磁化方向FJ变为与钉扎层P的磁化方向PJ相反的方向(反平行状态)，结果，存储元件35的电阻状态变为高电阻状态RH。

此外，例如，在节点N1中的电压VN1是低电平VL(VN1＝VL)的情况下，如图8A所示，节点N2中的电压VN2变为高电平VH(VN2＝VH)。在这种情况下，没有电流流入存储元件35，因此存储元件35的电阻状态保持在低电阻状态RL。

(待机操作M4)

然后，在存储操作M3之后，半导体电路1通过将电源晶体管12置于截止状态来执行待机操作M4。

在待机操作M4中，如图5所示，控制单元11将电源控制信号SPG的电压设置为高电平。因此，电源晶体管12(图1)被置于截止状态，并且停止到存储器单元30供电电源。因此，信号SCL、SRST和SSTR的相应电压变为低电平。结果，如图7B和8B所示，晶体管31、32和34都被置于截止状态。此外，信号SCTRL的电压变为低电平VL。此时，保持存储元件35的电阻状态。

(恢复操作M5)

随后，描述通过将电源晶体管12置于导通状态来执行正常操作M1的情况。在这种情况下，半导体电路1首先将电源晶体管12置于导通状态，然后执行恢复操作M5，从而使存储在存储元件35中的信息存储在SRAM电路40中。

首先，控制单元11将电源控制信号SPG的电压设置为低电平。因此，电源晶体管12(图1)被置于导通状态，并且电源电压VDD被提供给存储器单元30。然后，在SRAM电路40中，节点N1中的电压VN1趋于变为高电平VH，并且节点N2中的电压VN2趋于变为低电平VL。也就是说，在SRAM电路40中，反相器IV2中的晶体管43的栅极宽度W大于反相器IV1中的晶体管41的栅极宽度W，并且反相器IV1中的晶体管42的栅极宽度W大于反相器IV2中的晶体管44的栅极宽度W。因此，紧接在施加电源之后，反相器IV2容易地输出高电平，并且反相器IV1容易地输出低电平。因此，节点N1中的电压VN1趋于变为高电平VH，并且节点N2中的电压VN2趋于变为低电平VL。

在恢复操作M5中，如图5所示，控制单元11将电源控制信号SPG的电压设置为低电平。此外，驱动单元23将信号SCL和SSTR的相应电压设置为高电平，并将信号SRST的电压设置为低电平。因此，如图7C和8C所示，晶体管31被置于导通状态，并且晶体管32和34都被置于截止状态。此外，驱动单元22将信号SCTRL的电压设置为低电平VL(接地电平)。因此，节点N1通过晶体管31和存储元件35被接地。此时，根据存储元件35的电阻状态确定SRAM电路40的电压状态。

具体地，在存储元件35的电阻状态是高电阻状态RH的情况下，如图7C所示，通过使用高电阻值来下拉节点N1。此时，通过反相器IV2的晶体管43流向节点N1的电流大于通过晶体管31和存储元件35从节点N1流到控制线CTL的电流。因此，节点N1中的电压VN1变为高电平VH。也就是说，即使当通过高电阻值下拉节点N1时，电压VN1也不会受到太大影响，并且保持高电平VH。

此外，在存储元件35的电阻状态是低电阻状态RL的情况下，如图8所示，通过使用低电阻值来下拉节点N1。此时，通过反相器IV2的晶体管43流向节点N1的电流小于通过晶体管31和存储元件35从节点N1流到控制线CTL的电流。因此，节点N1中的电压VN1变为低电平VL，因为节点N1被低电阻值下拉。

以这种方式，在存储器单元30中，SRAM电路40根据存储在存储元件35中的信息在其中存储信息。之后，半导体电路1执行如使用图5和6A所述的正常操作M1。

这里，重置操作M2中的驱动对应于本公开中的“第一时段”中的驱动的具体示例，存储操作M3中的驱动对应于本公开中的“第二时段”中的驱动的具体示例，并且恢复操作M5中的驱动对应于本公开中的“第三时段”中的驱动的具体示例。

以这种方式，在半导体电路1中，例如，在通过将电源晶体管12置于截止状态来执行待机操作M4的情况下，半导体电路1在电源晶体管12被置于截止状态之前立即执行存储操作M3，从而使存储在为易失性存储器的SRAM电路40中的信息存储在为非易失性存储器的存储元件35中。然后，在待机操作M4之后执行正常操作M1的情况下，紧接在电源晶体管12被置于导通状态之后，半导体电路1执行恢复操作M5，从而使存储在存储元件35中的信息存储在SRAM电路40中。因此，在半导体电路1中，能够在供电电源恢复后的短时间内将每个存储单元30的状态恢复到供电电源停止之前的状态。

此时，半导体电路1在存储操作M3之前执行重置操作M2，从而预先将存储元件35的电阻状态重置为低电阻状态RL。因此，在随后的存储操作M3中，半导体电路1仅需要保持低电阻状态RL或者将低电阻状态RL改变为高电阻状态RH；因此，能够简化操作。

此外，在半导体电路1中，设置晶体管33和34，并且当执行存储操作M3时，晶体管34被置于导通状态，从而存储电流Istore流入存储元件35，如图7A所示。因此，在半导体电路1中，能够减小所谓的干扰的可能性。也就是说，例如，在没有设置晶体管33和34的情况下配置存储器单元，并且在存储操作M3中，反相器IV2的晶体管43通过晶体管31将存储电流Istore提供给存储元件35的情况下，存储在SRAM电路中的信息可能丢失，并且可能发生干扰。此外，为了避免这种情况，在SRAM电路中的每个晶体管的尺寸增加的情况下，半导体电路1的面积增加。另一方面，在根据本实施例的半导体电路1中，当执行存储操作M3时，晶体管33和34提供存储电流Istore，如图7A所示。因此，在半导体电路1中，能够减小干扰的可能性。此外，能够减小SRAM电路40中的每个晶体管的尺寸，因此能够减小半导体电路1的面积。

此外，在半导体电路1中，每个存储器单元30设置有一个存储元件35，并且SRAM电路40被配置为使得在施加电源之后节点N1中的电压VN1立即变为高电平VH；因此，与下面描述的比较示例的情况相比，能够减小半导体电路1的面积。

(比较示例)

随后，描述根据比较示例的半导体电路1R。在该比较示例中，每个存储器单元设置有两个存储元件。

图9表示根据比较示例的半导体电路1R中的存储器单元30R的配置示例。存储器单元30R具有SRAM电路40R、晶体管31至34和51至54、以及存储元件35和55。

SRAM电路40R具有晶体管71至74。晶体管71至74分别对应于根据本实施例的晶体管41至44。晶体管71和72配置反相器IV1，并且晶体管73和74配置反相器IV2。晶体管71的栅极长度L等于晶体管73的栅极长度L，并且晶体管71的栅极宽度W等于晶体管73的栅极宽度W。此外，晶体管的栅极长度L 72等于晶体管74的栅极长度L，并且晶体管72的栅极宽度W等于晶体管74的栅极宽度W。

晶体管51和52是N型MOS晶体管，并且晶体管53和54是P型MOS晶体管。晶体管51的栅极耦接到控制线CL，晶体管51的漏极耦接到节点N2，并且晶体管51的源极耦接到晶体管52和53的相应漏极以及存储元件55的一端。晶体管52的栅极耦接到控制线RST，晶体管52的漏极耦接到晶体管51的源极、晶体管53的漏极和存储元件55的一端，并且晶体管52的源极接地。晶体管53的栅极耦接到节点N1，晶体管53的源极耦接到晶体管54的漏极，并且晶体管53的漏极耦接到晶体管51的源极、晶体管52的漏极以及存储元件55的一端。晶体管54的栅极耦接到控制线STR，晶体管54的源极被提供电源电压VDD，并且晶体管54的漏极耦接到晶体管53的源极。

存储元件55是自旋转移扭矩磁隧道结器件，类似于存储元件35。存储元件55的一端耦接到晶体管51的源极和晶体管52和53的漏极，并且存储元件55的另一端耦接到控制线CTRL。

如在根据本实施例的半导体电路1(图5)的情况下，根据比较示例的半导体电路1R执行重置操作M2，从而将存储元件35和55的电阻状态重置为低电阻态RL。然后，例如，在执行待机操作M4的情况下，半导体电路1R在电源晶体管12被置于截止状态之前立即执行存储操作M3，从而使得存储在SRAM电路40R中的信息被存储在为非易失性存储器的存储元件35和55中。因此，存储元件35和55中的任一个的电阻状态保持在低电阻状态RL，并且另一个存储元件的电阻状态变为高电阻状态RH。然后，在待机操作M4之后执行正常操作M1的情况下，半导体电路1R在电源晶体管12被置于导通状态之后立即执行恢复操作M5，从而使存储在存储元件35和55中的信息被存储在SRAM电路40中。

在根据比较示例的半导体电路1R中，每个存储器单元30R设置有两个存储元件35和55以及八个晶体管31至34和51至54。因此，在半导体电路1R中，因为元件的数量很大，因此存储单元30R的面积增加。结果，半导体电路1R的面积也增加。

相反，在根据本实施例的半导体电路1中，每个存储器单元30设置有一个存储元件35和四个晶体管31至34，并且SRAM电路40被配置为使得在施加电源之后节点N1中的电压VN1立即变为高电平VH。换句话说，在根据比较示例的半导体电路1R中，存储元件55和四个晶体管51至54被去除，并且SRAM电路40R被SRAM电路40代替。因此，在半导体电路1中，能够减少元件的数量，并因此减小存储器单元30的面积，结果，能够减小半导体电路1的面积。

特别地，在半导体电路1中，SRAM电路40被配置为使得在施加电源之后节点N1中的电压VN1立即容易地变为高电平VH；因此，一个存储元件35使得能够实现恢复操作M5。

换句话说，在根据比较示例的半导体电路1R中，例如，在存储元件35的电阻状态是高电阻状态RH并且存储元件55的电阻状态是低电阻状态RL的情况下，经由恢复操作M5来通过低电阻值下拉节点N2，因此节点N2中的电压VN2变为低电平VL，结果，节点N1中的电压VN1变为高电平VH。然而，在从根据比较示例的存储器单元30R中简单地去除晶体管51至54和存储元件55的配置中，即使当将执行恢复操作M5时，也难以将节点N1中的电压VN1恢复至高电平VH。

相反，在半导体电路1中，SRAM电路40被配置为使得在施加电源之后节点N1中的电压VN1立即容易地变为高电平VH。因此，在存储元件35的电阻状态是高电阻状态RH的情况下，电压VN1在恢复操作M5中变为高电平VH。也就是说，即使当节点N1被高电阻值下拉时，电压VN1也不会受到太大影响，并且保持高电平VH。然后，在存储元件35的电阻状态是低电阻状态RL的情况下，因为在恢复操作M5中节点N1被低电阻值下拉，所以电压VN1变为低电平VL。因此，在半导体电路1中，一个存储元件35使得能够实现恢复操作M5。

[效果]

如上所述，在本实施例中，设置了晶体管33和34，并且当执行存储操作时，晶体管34被置于导通状态，从而存储电流流入存储元件；因此，能够减小干扰的可能性。

在本实施例中，每个存储器单元设置有一个存储元件，并且SRAM电路被配置为使得在施加电源之后节点N1中的电压VN1立即容易地变为高电平VH；因此，能够减小半导体电路的面积。

在本实施例中，SRAM电路被配置为使得在施加电源之后节点N1中的电压VN1立即容易地变为高电平VH；因此，一个存储元件使得能够实现恢复操作。

[修改示例1]

在上述实施例中，通过设置反相器IV1和IV2中的晶体管41至44的相应栅极宽度W，节点N1中的电压VN1被配置为在施加电源之后立即容易地变为高电平VH；然而，配置不限于此。或者，例如，通过设置反相器IV1和IV2中的晶体管41至44的相应栅极长度L，节点N1中的电压VN1可以被配置为在施加电源之后立即容易地变为高电平VH。具体地，例如，可以使反相器IV2中的晶体管43的栅极长度L短于反相器IV1中的晶体管41的栅极长度L，并且可以使反相器IV1中的晶体管42的栅极长度L短于反相器IV2中的晶体管44的栅极长度L。

[修改示例2]

在上述实施例中，反相器IV2中的晶体管43的栅极宽度W大于反相器IV1中的晶体管41的栅极宽度W，并且反相器IV1中的晶体管42的栅极宽度W大于反相器IV2中的晶体管44的栅极宽度W；然而，配置不限于此。或者，晶体管42和44的栅极宽度W可以彼此相等，并且可以使反相器IV2中的晶体管43的栅极宽度W大于反相器IV1中的晶体管41的栅极宽度W。此外，例如，晶体管41和43的栅极宽度W可以彼此相等，并且可以使反相器IV1中的晶体管42的栅极宽度W大于反相器IV2中的晶体管44的栅极宽度W。

[修改示例3]

在上述实施例中，P型MOS晶体管用于配置晶体管33；但是，它不仅限于此。或者，例如，类似于图10中所示的存储器单元30C，N型MOS晶体管可以用来配置晶体管33C。晶体管33C的栅极耦接到节点N1，晶体管33C的漏极耦接到晶体管34的漏极，并且晶体管33C的源极耦接到晶体管31的源极、晶体管32的漏极以及存储元件35的一端。也就是说，在该修改示例中，考虑到节点N1中的电压VN1和节点N2中的电压VN2彼此反相，N型MOS晶体管用于配置晶体管33C，并且晶体管33C的栅极耦接到节点N1。

[修改示例4]

在上述实施例中，字线AWL和控制线CTRL被配置为在图2和图3中沿横向方向延伸，并且位线BLT和BLB以及控制线RST、CL和STR被配置为在图2和图3中沿纵向延伸；然而，配置不限于此。例如，它们可以被配置为类似于图11中所示的存储器单元30D。包括根据该修改示例的存储器单元30A的存储器单元阵列21A具有字线AWL，控制线CTRL，控制线RST、CL和STR，以及位线BLT和BLB。在该示例中，控制线RST在图11中沿横向延伸，并且根据该修改示例，控制线RST的一端耦接到驱动单元22D。控制线CL在图11中沿横向延伸，并且控制线CL的一端耦接到驱动单元22D。控制线STR在图11中沿横向延伸，并且控制线STR的一端耦接到驱动单元22D。

[修改示例5]

在上述实施例中，在晶体管33和34中，通过信号SSTR导通/截止被提供电源电压VDD的晶体管34；然而，配置不限于此。或者，例如，它们可以被配置为类似于图12中所示的存储器单元30E。该存储器单元30E包括晶体管33E和34E。晶体管33E和34E是P型MOS晶体管。晶体管33E的栅极耦接到控制线STR，晶体管33E的源极耦接到晶体管34E的漏极，并且晶体管33E的漏极耦接到晶体管31的源极、晶体管32的漏极和存储元件35的一端。晶体管34E的栅极耦接到节点N2，晶体管34E的源极被提供电源电压VDD，并且晶体管34E的漏极耦接到晶体管33E的源极。

[修改示例6]

在上述实施例中，使用具有自由层F、隧道势垒层I和钉扎层P从上层侧依次堆叠的底部引脚结构的存储元件35；但是，不仅限于此。下面详细描述该修改示例。

图13表示根据该修改示例的存储器单元30F的配置示例。包括这些存储单元30F的存储器单元阵列21F具有字线AWL、控制线CTRL、位线BLT、位线BLB、控制线RSTF、控制线CLF和控制线STRF。存储器单元30F具有SRAM电路40、晶体管31F至34F和存储元件35F。

晶体管31F和32F是P型MOS晶体管，并且晶体管33F和34F是N型MOS晶体管。晶体管31F至34F分别对应于根据上述实施例的晶体管31至34。晶体管32F的源极被提供电源电压VDD，并且晶体管34F的源极接地。

图14表示存储元件35F的配置示例。存储元件35F具有钉扎层P、隧道势垒层I和自由层F。在该示例中，自由层F耦接到设置在芯片的下层侧的晶体管31F、32F和33F，并且钉扎层P耦接到设置在上层侧的控制线CTRL。也就是说，存储元件35F具有所谓的顶部引脚结构，其中钉扎层P、隧道阻挡层I和自由层F从上层侧依次堆叠。

该配置还使得能够实现与上述实施例中的效果类似的效果。

[修改示例7]

在上述实施例中，P型MOS晶体管用于配置电源晶体管12；然而，配置不限于此。或者，例如，电源晶体管可以包括N型MOS晶体管，如图15所示的半导体电路1G中那样。半导体电路1G包括电源晶体管12G和存储器电路20G。在该示例中，电源晶体管12G是N型MOS晶体管；电源晶体管12G的栅极被提供电源控制信号SPG，电源晶体管12G的漏极耦接到存储器电路20G，并且电源晶体管12G的源极被提供接地电压VSS1。通过这种配置，在半导体电路1G中，在使用存储器电路20G的情况下，电源晶体管12G被置于导通状态，并且接地电压VSS1作为接地电压VSS被提供给存储器电路20G。此外，在半导体电路1G中，在不使用存储器电路20G的情况下，电源晶体管12G被置于截止状态。存储器电路20G具有存储器单元阵列21G和驱动单元22G和23G。存储器单元阵列21G具有多个存储单元30G。存储器单元30G能够使用如下配置，在该配置中例如用具有顶部引脚结构的存储元件35F代替图12所示的存储器单元30中的存储元件35。

[修改示例8]

在上述实施例中，每个存储器单元30设置有晶体管34；然而，配置不限于此。下面详细描述根据该修改示例的存储器电路20H。存储器电路20H具有存储器单元阵列21H和驱动单元22和23H。

图16表示存储器单元阵列21H中的存储单元30H的配置示例。图17表示存储器单元阵列21H的配置示例。图18A至18D表示存储器单元30H的布局的示例；图18A示出了有源层、栅极层和接触层的布局，图18B示出了接触层、存储元件层、本地层M1和中间层V1的布局，图18C示出了本地层M1、中间层V1和中间层M1的布局，并且图18D示出了中间层M1、中间层V2和中间层M2的布局。

存储器单元阵列21H具有多个字线AWL、多个控制线CTRL、多个位线BLT、多个位线BLB、多个控制线RST、多个控制线CL、多个控制线STL以及晶体管91。控制线STL在图16和17中沿纵向延伸，并且控制线STL的一端耦接到晶体管91的漏极。晶体管91是P型MOS晶体管，并且对应于存储器单元30中的晶体管34(图2)。从驱动单元23H向晶体管91的栅极提供信号SSTRH，向晶体管91的源极提电源电压VDD，并且晶体管91的漏极耦接到控制线STL。

存储器单元30H具有SRAM电路40、晶体管31至33和存储元件35。晶体管33的源极耦接到控制线STL。

[修改示例9]

在上述实施例中，设置一个电源晶体管12；然而，配置不限于此。或者，例如，可以设置多个电源晶体管，如图19所示的半导体电路1J中那样。半导体电路1J包括控制单元11J和多个电源晶体管121、122……控制单元11J将电源控制信号SPG1、SPG2……分别提供给电源晶体管121、122……，并且将电源晶体管121、122……导通/截止，从而控制到存储器电路20的供电电源。多个电源晶体管121、122……被设置为对应于存储器电路20中的多个储库(bank)。因此，在半导体电路1J中，能够利用存储器电路20的储库单元来控制供电电源。

[修改示例10]

在上述实施例中，自旋转移扭矩磁隧道结器件用于配置存储元件35；然而，存储元件35不限于此，并且可以使用任何类型的器件，只要其电阻状态根据流过的电流的方向可逆地改变即可。具体地，例如，可以使用包括在铁电存储器器件或原子随机存取存储器(ARAM)中使用的离子源层和电阻变化层的堆叠的存储器器件。

[其他修改示例]

此外，在这些修改示例中，可以组合两个或更多个。

<2.应用示例和实际应用示例>

随后，描述在上述实施例和修改示例中描述的技术的应用示例以及到电子设备的实际应用示例。

(应用示例)

在上述实施例中，该技术被应用于SRAM电路40；但是，它不仅限于此。例如，该技术可以应用于例如图20A至20D中所示的触发器电路101至104。触发器电路101是所谓的主从D型触发器电路，具有主锁存电路101M和从锁存电路104M。这同样适用于触发器电路102至104。

图21是根据该应用示例的触发器电路201的配置示例。触发器电路201基于根据上述实施例的技术到图20A所示的触发器电路101的应用。触发器电路201具有主锁存电路101M和从锁存电路201S。根据上述实施例的技术应用于该从锁存电路201S。从锁存电路201S具有反相器IV3和IV4、传输门TG、开关99、晶体管31至33和存储元件35。反相器IV3的输入端子耦接到节点N1，并且输出端子耦接到节点N2。反相器IV4的输入端子耦接到节点N2，并且输出端子耦接到传输门TG的一端和开关99的一端。传输门TG的一端耦接到反相器IV4的输出端子和开关99的一端，并且另一端耦接到节点N1。开关99的一端耦接到反相器IV4的输出端子和传输门TG的一端，并且另一端耦接到节点N1。在执行正常操作M1的情况下，开关99被置于截止状态；并且在执行存储操作M3和恢复操作M5的情况下，开关99被置于导通状态。反相器IV3和IV4被配置为使得在施加电源之后节点N1中的电压VN1立即变为高电平VH。

应注意，在该示例中，根据上述实施例的技术应用于从锁存电路；然而，这不是限制性的。或者，例如，根据上述实施例的技术可以应用于主锁存电路。

(到电子设备的实际应用示例)

图22表示应用了上述实施例中的半导体电路等的智能手机的外观。该智能手机具有例如主体单元310、显示单元320和电池330。

除了这种智能手机之外，上述实施例中的半导体电路等还可以应用于所有领域的电子设备，诸如数码相机、笔记本大小的个人计算机、手持式游戏机和摄像机。该技术在应用于具有电池的便携式电子设备时特别有效。

以上描述了一些实施例和修改示例，以及到这些电子设备的具体应用示例和实际应用示例；然而，该技术不限于该实施例等，并且能够进行各种修改。

例如，在上述实施例等中，通过执行重置操作M2将存储元件35的电阻状态置于低电阻状态RL；然而，配置不限于此。或者，可以通过执行重置操作M2将存储元件35的电阻状态置于高电阻状态RH。

此外，例如，在上述应用示例中，该技术应用于D型触发器电路；然而，它不限于此，并且例如，可以应用于另一个触发器电路，或者可以应用于锁存电路。

应注意，本说明书中描述的效果仅是示例而不是限制，并且可以包括其他效果。

应注意，该技术可具有以下配置。

(1)一种半导体电路，包括：

第一电路，所述第一电路能够基于第一节点中的电压产生该电压的反相电压并将该反相电压施加到第二节点；

第二电路，所述第二电路能够基于第二节点中的电压产生该电压的反相电压并将该反相电压施加到第一节点；

第一晶体管，所述第一晶体管在处于导通状态时，将第一节点耦接到第三节点；

第二晶体管，所述第二晶体管在处于导通状态时，向第三节点提供第一直流电压；

第三晶体管，所述第三晶体管包括要耦接到第三节点的漏极或源极，并且包括耦接到第一节点或第二节点的栅极；以及

第一存储元件，所述第一存储元件包括耦接到第三节点的第一端子，并且能够采取第一电阻状态或第二电阻状态，

所述第一电路和所述第二电路被配置为使得在施加电源之后第一节点中的电压容易变为预定的初始电压。

(2)根据(1)所述的半导体电路，还包括第四晶体管，

其中第三晶体管的漏极和源极之一耦接到第三节点，并且

所述第四晶体管在处于导通状态时，将第二直流电压提供给第三晶体管的漏极和源极中的另一个。

(3)根据(2)所述的半导体电路，还包括：

第三电路，所述第三电路能够基于第四节点中的电压产生该电压的反相电压并将该反相电压施加到第五节点；

第四电路，所述第四电路能够基于第五节点中的电压产生该电压的反相电压并将该反相电压施加到第四节点；

第五晶体管，所述第五晶体管在处于导通状态时，将第四节点耦接到第六节点；

第六晶体管，所述第六晶体管在处于导通状态时，将第一直流电压提供给第六节点；

第七晶体管，所述第七晶体管包括要耦接到第六节点的漏极或源极，并且包括耦接到第四节点或第五节点的栅极；以及

第二存储元件，所述第二存储元件耦接到第六节点并且能够采取第一电阻状态或第二电阻状态，

其中所述第七晶体管的漏极和源极之一耦接到第六节点，以及

所述第四晶体管在处于导通状态时，还将第二直流电压提供给第七晶体管的漏极和源极中的另一个。

(4)根据(1)所述的半导体电路，还包括第四晶体管，

其中第三晶体管的漏极和源极之一通过第四晶体管耦接到第三节点，而第三晶体管的漏极和源极中的另一个被提供第二直流电压，并且

所述第四晶体管在处于导通状态时，将第三晶体管的漏极和源极之一耦接到第三节点。

(5)根据(2)至(4)中任一项所述的半导体电路，还包括驱动单元，

其中第一存储元件还包括被提供控制电压的第二端子，

其中在第一时段中，所述驱动单元将所述控制电压设置为与第一直流电压的电压电平不同的第一电压电平，并将第二晶体管置于导通状态并将第一晶体管和第四晶体管置于截止状态，从而将第一存储元件的电阻状态置于第一电阻状态，并且

其中在第一时段之后的第二时段中，所述驱动单元将所述控制电压设置为第二电压电平，并将第四晶体管置于导通状态，并将第一晶体管和第二晶体管置于截止状态，从而将第一存储元件的电阻状态置于根据第一节点中的电压的电阻状态。

(6)根据(5)所述的半导体电路，其中在施加电源之后的第三时段中，所述驱动单元将所述控制电压设置为第二电压电平，并将第一晶体管置于导通状态并将第二晶体管和第四晶体管置于截止状态，从而将第一节点中设置为初始电压的电压设置为根据第一存储元件的电阻状态的电压。

(7)根据(1)至(6)中任一项所述的半导体电路，其中

第一电路包括第八晶体管，所述第八晶体管在处于导通状态时，将对应于初始电压的第一供电电源耦接到第二节点；以及

第二电路包括第九晶体管，所述第九晶体管在处于导通状态时，将第一供电电源耦接到第一节点，并且具有大于第八晶体管的栅极宽度的栅极宽度。

(8)根据(1)至(7)中任一项所述的半导体电路，其中

第二电路包括第十晶体管，所述第十晶体管在处于导通状态时，将对应于与所述初始电压不同的电压的第二供电电源耦接到第一节点，以及

第一电路包括第十一晶体管，所述第十一晶体管在处于导通状态时，将第二供电电源耦接到第二节点，并且具有大于第十晶体管的栅极宽度的栅极宽度。

(9)根据(1)至(8)中任一项所述的半导体电路，其中

第一电路包括第八晶体管，所述第八晶体管在处于导通状态时，将对应于所述初始电压的第一供电电源耦接到第二节点；以及

第二电路包括第九晶体管，所述第九晶体管在处于导通状态时，将第一供电电源耦接到第一节点，并且具有比第八晶体管的栅极长度短的栅极长度。

(10)根据(1)至(9)中任一项所述的半导体电路，其中

第二电路包括第十晶体管，所述第十晶体管在处于导通状态时，将对应于与所述初始电压不同的电压的第二供电电源耦接到第一节点，以及

第一电路包括第十一晶体管，所述第十一晶体管在处于导通状态时，将第二供电电源耦接到第二节点，并且具有比第十晶体管的栅极长度短的栅极长度。

(11)根据(1)至(10)中任一项所述的半导体电路，其中

第二电路包括第九晶体管，所述第九晶体管在处于导通状态时，将对应于所述初始电压的第一供电电源耦接到第一节点；并且

在第九晶体管处于导通状态时，从第一供电电源流向第一节点的电流的电流值介于在第一晶体管处于导通状态并且第一存储元件的电阻状态处于第一电阻状态时通过第一晶体管从第一节点流向第一存储元件的电流的第一电流值、与在第一晶体管处于导通状态并且第一存储元件的电阻状态处于第二电阻状态时通过第一晶体管从第一节点流向第一存储元件的电流的第二电流值之间。

(12)根据(1)至(11)中任一项所述的半导体电路，还包括电源晶体管，所述电源晶体管在处于导通状态时，向第一电路和第二电路提电源电压或接地电压。

(13)根据(1)至(12)中任一项所述的半导体电路，其中第一电阻状态的电阻值低于第二电阻状态的电阻值。

(14)根据(1)至(12)中任一项所述的半导体电路，其中第一电阻状态的电阻值高于第二电阻状态的电阻值。

(15)根据(1)至(14)中任一项所述的半导体电路，其中第一存储元件还包括第二端子，并且通过使用电阻状态根据在第一端子和第二端子之间流动的电流的方向的可逆变化来在其中存储信息。

(16)根据(15)所述的半导体电路，其中所述第一存储元件是自旋转移扭矩存储元件。

(17)根据(1)至(16)中任一项所述的半导体电路，包括SRAM电路，

其中SRAM电路包括第一电路和第二电路。

(18)根据(1)至(16)中任一项所述的半导体电路，包括锁存电路，

其中所述锁存电路包括第一电路和第二电路。

(19)根据(1)至(16)中任一项所述的半导体电路，包括：触发器电路，所述触发器电路包括主锁存电路和从锁存电路，

其中所述从锁存电路包括第一电路和第二电路。

(20)一种驱动方法，包括：

准备半导体电路，所述半导体电路包括：第一电路，所述第一电路能够基于第一节点中的电压产生该电压的反相电压并将该反相电压施加到第二节点；第二电路，所述第二电路能够基于第二节点中的电压产生该电压的反相电压并将该反相电压施加到第一节点；第一晶体管，所述第一晶体管在处于导通状态时，将第一节点耦接到第三节点；第二晶体管，所述第二晶体管在处于导通状态时，向第三节点提供第一直流电压；第三晶体管，所述第三晶体管包括要耦接到第三节点的漏极或源极，并且包括耦接到第一节点或第二节点的栅极；以及第一存储元件，所述第一存储元件包括耦接到第三节点的第一端子和被提供控制电压的第二端子，并且能够采取第一电阻状态或第二电阻状态，所述第一电路和所述第二电路被配置为使得在施加电源之后第一节点中的电压容易地变为预定的初始电压；

在第一时段中执行将所述控制电压设置为与第一直流电压的电压电平不同的第一电压电平，并将第二晶体管置于导通状态并将第一晶体管置于截止状态，从而将第一存储元件的电阻状态置于第一电阻状态的第一驱动；以及

在第一时段之后的第二时段中，执行将所述控制电压设置为第二电压电平，并将第一晶体管和第二晶体管置于截止状态，从而将第一存储元件的电阻状态置于根据第一节点中的电压的电阻状态的第二驱动。

(21)根据(20)所述的驱动方法，其中，

第三晶体管的漏极和源极之一耦接到第三节点，

半导体电路还包括第四晶体管，所述第四晶体管在处于导通状态时，向第三晶体管的漏极和源极中的另一个提供第二直流电压，

执行第一驱动包括在第一时段中进一步将第四晶体管置于截止状态，从而执行第一驱动，以及

执行第二驱动包括在第二时段中进一步将第四晶体管置于导通状态，从而执行第二驱动。

(22)根据(20)所述的驱动方法，其中，

半导体电路还包括第四晶体管，所述第四晶体管在处于导通状态时，将第三晶体管的漏极和源极之一耦接到第三节点，

半导体电路向第三晶体管的漏极和源极中的另一个提供第二直流电压，

执行第一驱动包括在第一时段中进一步将第四晶体管置于截止状态，从而执行第一驱动，以及

执行第二驱动包括在第二时段中进一步将第四晶体管置于导通状态，从而执行第二驱动。

(23)根据(21)或(22)所述的驱动方法，还包括：在所述第二时段之后的第三时段中，通过将所述控制电压设置为第一电压电平，并将第一晶体管置于导通状态并将第二晶体管和第四晶体管置于截止状态来执行第三驱动。

(24)一种电子设备，设置有半导体电路和向半导体电路提电源电压的电池，所述半导体电路包括：

第一电路，所述第一电路能够基于第一节点中的电压产生该电压的反相电压并将该反相电压施加到第二节点；

第二电路，所述第二电路能够基于第二节点中的电压产生该电压的反相电压并将该反相电压施加到第一节点；

第一晶体管，所述第一晶体管在处于导通状态时，将第一节点耦接到第三节点；

第二晶体管，所述第二晶体管在处于导通状态时，向第三节点提供第一直流电压；

第三晶体管，所述第三晶体管包括要耦接到第三节点的漏极或源极，并包括耦接到第一节点或第二节点的栅极；以及

第一存储元件，所述第一存储元件包括耦接到第三节点的第一端子，并且能够采取第一电阻状态或第二电阻状态，

所述第一电路和所述第二电路被配置为使得在施加电源之后第一节点中的电压容易变为预定的初始电压。

本申请基于2016年2月29日向日本专利局提交的日本专利申请No.2016-037657要求优先权，其全部内容通过引用结合于此。

本领域技术人员应当理解，取决于设计要求和其他因素，可以进行各种修改、组合、子组合和变更，只要它们在随附权利要求或其等同物的范围内即可。