页缓冲器、感测存储单元的方法以及非易失性存储器件与流程

本申请要求2017年7月11日在韩国知识产权局(kipo)递交的韩国专利申请no.10-2017-0088062的优先权，其全部公开内容通过引用合并于此。

本发明构思的示例性实施例大体上涉及半导体集成电路，更具体地，涉及页缓冲器、使用页缓冲器感测存储单元的方法以及包括页缓冲器的非易失性存储器件。

背景技术：

半导体存储器件可以粗略地划分成两类，这取决于它们在断电时是否保留存储的数据。这两类是：易失性存储器件和非易失性存储器件，易失性存储器件在断电时丢失存储的数据，非易失性存储器件在断电时保留存储的数据。非易失性存储器件包括页缓冲器，该页缓冲器包括用于确定其中的存储单元的状态(例如，存储在存储单元中的数据)的感测节点。例如，可以通过检测流过感测节点的电流来确定存储单元的状态。随着非易失性存储器件的集成度增加，相邻感测节点之间的干扰以及感测误差可能变得更大。

技术实现要素：

根据本发明构思的示例性实施例，页缓冲器包括第一预充电电路、第二预充电电路和读出放大电路。第一预充电电路包括用于对连接到非易失性存储单元的位线预充电的第一路径。第二预充电电路包括用于对连接到位线的感测节点预充电的第二路径。第二路径与第一路径电分离。感测节点用于检测非易失性存储单元的状态。读出放大电路连接到感测节点和第二预充电电路，并且存储表示非易失性存储单元的状态的状态信息。第二预充电电路被配置为对感测节点执行第一预充电操作，并且被配置为基于第一预充电操作之后非易失性存储单元的状态来选择性地对感测节点执行第二预充电操作。

根据本发明构思的示例性实施例，非易失性存储器件包括存储单元阵列和页缓冲器电路。存储单元阵列包括连接到多个位线和多个字线的多个非易失性存储单元。页缓冲器电路包括连接到多个位线的多个页缓冲器。多个页缓冲器中的第一页缓冲器包括第一预充电电路、第二预充电电路和读出放大电路。第一预充电电路包括用于对连接到多个非易失性存储单元中的第一非易失性存储单元的多个位线中的第一位线预充电的第一路径。第二预充电电路包括用于对连接到第一位线的感测节点预充电的第二路径。第二路径与第一路径电分离。感测节点用于检测第一非易失性存储单元的状态。读出放大电路连接到感测节点和第二预充电电路，并且存储表示第一非易失性存储单元的状态的状态信息。第二预充电电路被配置为对感测节点执行第一预充电操作，并且被配置为基于第一预充电操作之后第一非易失性存储单元的状态选择性地对感测节点执行第二预充电操作。

根据本发明构思的示例性实施例，在使用页缓冲器感测非易失性存储单元的方法中，页缓冲器通过位线连接到非易失性存储单元，并且包括第一路径、第二路径和感测节点。第一路径和第二路径彼此电分离。感测节点连接到位线并用于检测非易失性存储单元的状态。通过第一路径对位线执行位线预充电操作。通过第二路径对感测节点执行第一预充电操作。执行用于改变感测节点处的电压的第一建立操作。执行用于存储第一建立操作的结果的第一存储操作。通过第二路径基于非易失性存储单元的状态选择性地对感测节点执行第二预充电操作。基于非易失性存储单元的状态选择性地执行用于改变感测节点处的电压的第二建立操作。检测感测节点处的电压。

附图说明

通过参考附图详细描述本发明构思的示例性实施例，本发明构思的以上和其他特征将被更清楚地理解。

图1是示出了根据本发明构思的示例性实施例的页缓冲器的框图。

图2是示出了根据本发明构思的示例性实施例的图1的页缓冲器的电路图。

图3是用于描述根据本发明构思的示例性实施例的图2的页缓冲器的操作的时序图。

图4和图5是示出了根据本发明构思的示例性实施例的图1的页缓冲器的电路图。

图6是用于描述根据本发明构思的示例性实施例的图5的页缓冲器的操作的时序图。

图7是示出了根据本发明构思的示例性实施例的图1的页缓冲器的电路图。

图8是示出了根据本发明构思的示例性实施例的使用页缓冲器来感测存储单元的方法的流程图。

图9是示出了根据本发明构思的示例性实施例的包括非易失性存储器件的存储系统的框图。

图10是示出了根据本发明构思的示例性实施例的图9的非易失性存储器件的框图。

图11a和图11b是示出了根据本发明构思的示例性实施例的包括在非易失性存储器件中的存储单元阵列的图。

图12是示出了根据本发明构思的示例性实施例的固态盘或固态驱动器(ssd)的框图。

具体实施方式

本发明构思的示例性实施例提供了能够高效地确定存储单元的状态的页缓冲器。

本发明构思的示例性实施例提供了包括页缓冲器在内的非易失性存储器件。

本发明构思的示例性实施例提供了一种使用页缓冲器来感测存储单元的方法。

以下将参考附图更全面地描述本发明构思的示例性实施例。贯穿全申请，相似的附图标记可以表示相似的元件。

图1是示出了根据本发明构思的示例性实施例的页缓冲器的框图。

参考图1，页缓冲器500包括第一预充电电路510、第二预充电电路520和读出放大电路530。页缓冲器500还可以包括感测节点sn、感测电容器sc和开关ss。

页缓冲器500连接到非易失性存储单元nvmc。例如，页缓冲器500可以通过位线bl电连接到非易失性存储单元nvmc。非易失性存储单元nvmc也可以连接到字线wl和公共源极线csl。

页缓冲器500可以通过感测流过非易失性存储单元nvmc并根据非易失性存储单元nvmc的状态而改变的电流来检测或确定非易失性存储单元nvmc的状态(例如，存储在非易失性存储单元nvmc中的数据)。例如，可以由感测节点sn感测电流。根据包括非易失性存储单元nvmc的非易失性存储器件的操作模式，页缓冲器500可以作为写入驱动器或读出放大器操作。

第一预充电电路510连接到位线bl以对位线bl预充电。第一预充电电路510包括用于对位线bl预充电的第一路径。第一预充电电路510可以响应于位线预充电控制信号blc和位线选择信号bls而操作。

第二预充电电路520连接到感测节点sn以对感测节点sn预充电。感测节点sn连接到位线bl并用于检测非易失性存储单元nvmc的状态。第二预充电电路520包括用于对感测节点sn预充电的第二路径。第二预充电电路520可以响应于第一预充电控制信号ld和第二预充电控制信号su而操作。

读出放大电路530连接到感测节点sn和第二预充电电路520。读出放大电路530存储表示非易失性存储单元nvmc的状态的状态信息。读出放大电路530可以响应于复位信号rst和设置信号st而操作。

感测电容器sc可以连接在感测节点sn和接地电压之间。开关ss可以响应于第一控制信号clb而选择性地将位线bl和感测节点sn相连。

在根据本发明构思的示例性实施例的页缓冲器500中，用于对感测节点sn预充电的第二路径与用于对位线bl预充电的第一路径电分离。因此，页缓冲器500可以分开地、个别地并且独立地执行用于位线bl的预充电操作和用于感测节点sn的预充电操作。

例如，每当页缓冲器500检测或确定非易失性存储单元nvmc的状态时，第一预充电电路510可以对位线bl执行一次位线预充电操作，并且第二预充电电路520可以对感测节点sn执行第一预充电操作，并且可以基于第一预充电操作之后非易失性存储单元nvmc的状态选择性地对感测节点sn执行第二预充电操作。换句话说，无论非易失性存储单元nvmc的状态如何，用于位线bl的预充电操作都可以执行一次，并且因此可以被称为无条件预充电操作。取决于非易失性存储单元nvmc的状态，用于感测节点sn的预充电操作可以执行一次或两次，并且因此可以被称为有条件的或选择性的预充电操作。

在下文中，将参考图2至图8详细描述根据本发明构思的示例性实施例的页缓冲器的配置和操作。

图2是示出了根据本发明构思的示例性实施例的图1的页缓冲器的电路图。

在诸如图2的电路图中，连接到晶体管的一个电极的水平线(例如，-)表示电源电压(例如，vdd)，并且连接到晶体管的一个电极或电容器的一端的倒三角形(例如，)表示接地电压(例如，gnd或vss)。

参考图2，页缓冲器包括第一预充电电路510、第二预充电电路520和读出放大电路530。页缓冲器还可以包括感测节点sn、感测电容器sc和晶体管nt3。

第二预充电电路520连接到感测节点sn以对感测节点sn预充电。第二预充电电路520可以包括多个晶体管pt1、pt2和pt3。

晶体管pt1可以连接在电源电压和第一节点nx之间，并且可以包括接收第一预充电控制信号ld的栅极。晶体管pt2可以连接在第一节点nx和感测节点sn之间，并且可以包括接收第二预充电控制信号su的栅极。晶体管pt3可以与晶体管pt1并联连接在电源电压和第一节点nx之间，并且可以包括连接到读出放大电路530的栅极。例如，晶体管pt3的栅极可以连接到读出放大电路530的第二锁存节点nlat。

第一预充电电路510连接到位线bl以对位线bl预充电。第一预充电电路510可以包括多个晶体管nt1和nt2。

晶体管nt1可以连接在电源电压和第二节点na之间，并且可以包括接收位线预充电控制信号blc的栅极。晶体管nt2可以连接在位线bl和第二节点na之间，并且可以包括接收位线选择信号bls的栅极。例如，晶体管nt1可以与第一节点nx分离，并且因此第一预充电电路510中的第一路径和第二预充电电路520中的第二路径可以彼此电分离。

晶体管nt3可以连接在第二节点na和感测节点sn之间，并且可以包括接收第一控制信号clb的栅极。图2中的晶体管nt3可以对应于图1中的开关ss。

读出放大电路530连接到感测节点sn和第二预充电电路520。读出放大电路530可以包括多个晶体管pt4、nt4、pt5、nt5、nt6、nt7和nt8。

晶体管pt4可以连接在电源电压和第二锁存节点nlat之间，并且可以包括连接到第一锁存节点lat的栅极。晶体管nt4可以连接在第二锁存节点nlat和接地电压之间，并且可以包括连接到第一锁存节点lat的栅极。晶体管pt5可以连接在电源电压和第一锁存节点lat之间，并且可以包括连接到第二锁存节点nlat的栅极。晶体管nt5可以连接在第一锁存节点lat和接地电压之间，并且可以包括连接到第二锁存节点nlat的栅极。

晶体管pt4和nt4可以形成第一反相器，并且晶体管pt5和nt5可以形成第二反相器。第一反相器和第二反相器可以用锁存结构来实现，其中第一反相器和第二反相器的输入端和输出端交叉耦合。例如，第一反相器可以包括连接到第一锁存节点lat的输入端子和连接到第二锁存节点nlat的输出端子。第二反相器可以包括连接到第二锁存节点nlat的输入端子和连接到第一锁存节点lat的输出端子。

晶体管nt6可以连接在第一锁存节点lat和第三节点nb之间，并且可以包括接收复位信号rst的栅极。晶体管nt7可以连接在第二锁存节点nlat和第三节点nb之间，并且可以包括接收设置信号st的栅极。晶体管nt8可以连接在第三节点nb和接地电压之间，并且可以包括连接到感测节点sn的栅极。

在本发明构思的示例性实施例中，晶体管pt1、pt2、pt3、pt4、pt5和pt6中的每一个可以是p型金属氧化物半导体(pmos)晶体管，并且晶体管nt1、nt2、nt3、nt4、nt5、nt6、nt7和nt8中的每一个可以是n型金属氧化物半导体(nmos)晶体管。在本发明构思的示例性实施例中，可以改变晶体管pt1、pt2、pt3、pt4、pt5、pt6、nt1、nt2、nt3、nt4、nt5、nt6、nt7和nt8的类型。

在本发明构思的示例性实施例中，连接到页缓冲器的非易失性存储单元nvmc可以是nand闪存单元。在本发明构思的示例性实施例中，非易失性存储单元nvmc可以是任何存储单元，诸如相位随机存取存储器(pram)单元、铁电随机存取存储器(fram)单元、电阻随机存取存储器(rram)单元、磁性随机存取存储器(mram)单元等等。

图3是用于描述根据本发明构思的示例性实施例的图2的页缓冲器的操作的时序图。

参考图2和图3，基于非易失性存储单元nvmc是nand闪存单元的示例详细描述图2的页缓冲器的操作。

如果非易失性存储单元nvmc是nand闪存单元，则非易失性存储单元nvmc可以包括电荷存储层(或电荷俘获层)。取决于存储在电荷存储层中的电荷的数量，非易失性存储单元nvmc可以具有第一状态state1或第二状态state2。例如，当存储在电荷存储层中的电荷的数量大于参考数量时(例如，当电荷存储层中存储足够数量的电荷时)，非易失性存储单元nvmc可以具有第一状态state1，并且小于参考电流的电流可以流过非易失性存储单元nvmc。当存储在电荷存储层中的电荷的数量小于或等于参考数量时(例如，当电荷存储层中不存储电荷时)，非易失性存储单元nvmc可以具有第二状态state2，并且大于或等于参考电流的电流可以流过非易失性存储单元nvmc。具有第一状态state1的非易失性存储单元nvmc可以被称为较高状态单元或断开单元，具有第二状态state2的非易失性存储单元nvmc可以被称为较低状态单元或导通单元。

在检测或确定非易失性存储单元nvmc的状态的操作中，在时段p1期间，执行用于位线bl的位线预充电操作，并且基本同时或者并行执行用于感测节点sn和感测电容器sc的第一预充电操作。

例如，在时段p1期间，由于位线预充电控制信号blc和位线选择信号bls具有逻辑高电平，所以晶体管nt1和nt2导通，并且因此位线bl被预充电。包括电源电压和晶体管nt1和nt2的电流路径可以对应于第一预充电电路510中的第一路径。

由于第一预充电控制信号ld和第二预充电控制信号su具有逻辑低电平，所以晶体管pt1和pt2导通，并且因此感测节点sn和感测电容器sc被预充电。包括电源电压和晶体管pt1和pt2的电流路径可以对应于用于第二预充电电路520中的第一预充电操作的第二路径。

由于第一控制信号clb具有逻辑高电平，所以晶体管nt3导通，并且因此位线bl和感测节点sn彼此电连接。

当在使位线bl和感测节点sn稳定所需的足够时间间隔内执行位线预充电操作和第一预充电操作之后，在时段p1之后的时段p2期间，执行用于改变感测节点sn处的电压的第一建立操作。

例如，在时段p2期间，由于第二预充电控制信号su具有逻辑高电平，因此晶体管pt2关断，第一预充电操作停止，并且因此感测节点sn处的电压由于流过非易失性存储单元nvmc的电流而改变。当非易失性存储单元nvmc具有第一状态state1时，非易失性存储单元nvmc可以具有相对较高的阈值电压，流过非易失性存储单元nvmc的电流量可以相对较小，从感测电容器sc泄漏到公共源极线csl的电荷数量可以相对较小，并且因此感测节点sn处的电压变化可以相对较小。当非易失性存储单元nvmc具有第二状态state2时，非易失性存储单元nvmc可以具有相对较低的阈值电压，流过非易失性存储单元nvmc的电流量可以相对较大，从感测电容器sc泄漏到公共源极线csl的电荷数量可以相对较大，因此感测节点sn处的电压变化可以相对较大。

由于当非易失性存储单元nvmc具有第二状态state2时感测节点sn处的电压的改变相对较大，因此当检测或确定具有第二状态state2的非易失性存储单元nvmc时，它可能导致对相邻的非易失性存储单元(或包括在相邻页缓冲器中的感测节点)的更大干扰。这种干扰还可能导致存储单元的感测误差和/或分布降级。

在根据本发明构思的示例性实施例的操作中，在时段p2期间执行的第一建立操作可以是用于推测(figure)或找出导致相对较强的干扰和感测误差的较低状态单元的操作。换句话说，第一建立操作可能不是将具有第二状态state2的较低状态单元(或导通单元)与具有第一状态state1的较高状态单元(或断开单元)精确或准确区分开的操作，但可以是粗略地对较低状态单元进行分类或过滤的操作。

在时段p2之后的时段p3期间，执行用于将第一建立操作的结果存储到读出放大电路530中的第一存储操作。例如，其中非易失性存储单元nvmc被确定为具有第一状态state1的较高状态单元的结果可以被存储到读出放大电路530中。

例如，在时段p3期间，由于设置信号st具有逻辑高电平，所以晶体管nt7导通。在读出放大电路530中，基于第一锁存节点lat的信息(例如，第一锁存节点lat处的电压)对较低状态单元进行分类或过滤。当非易失性存储单元nvmc是具有第一状态state1的较高状态单元时，因为感测节点sn处的改变电压高于参考电压vref，所以第一锁存节点lat的信息可能改变。当非易失性存储单元nvmc是具有第二状态state2的较低状态单元时，因为感测节点sn处的改变电压低于参考电压vref，所以可以维持第一锁存节点lat的信息。第二锁存节点nlat的信息(例如，第二锁存节点nlat处的电压)可以与第一锁存节点lat的信息相反。参考电压vref可以被称为跳闸电压，并且可以基于包括在读出放大电路530中的至少一个晶体管(例如，nt8)。

在时段p3之后的时段p4期间，基于非易失性存储单元nvmc的状态选择性地执行用于感测节点sn的第二预充电操作。

例如，在时段p4期间，由于第一预充电控制信号ld具有逻辑高电平，所以晶体管pt1关断。由于第二预充电控制信号su具有逻辑低电平，所以晶体管pt2导通。基于第二锁存节点nlat的信息(例如，第二锁存节点nlat处的电压)，选择性地对感测节点sn和感测电容器sc预充电。当非易失性存储单元nvmc具有第一状态state1时，可以进一步执行第二预充电操作。包括第二锁存节点nlat和晶体管pt2和pt3的电流路径可以对应于用于第二预充电电路520中的第二预充电操作的第二路径。当非易失性存储单元nvmc具有第二状态state2时，可以不执行第二预充电操作。

由于在时段p1期间晶体管pt1和pt2二者都导通，所以不管第二锁存节点nlat的信息如何，都执行第一预充电操作。由于在时段p4期间仅晶体管pt2导通，所以基于第二锁存节点nlat的信息选择性地执行第二预充电操作。例如，由于非易失性存储单元nvmc的状态信息在时段p3期间被存储到锁存节点lat和nlat中，所以对应于具有第一状态state1的较高状态单元的感测节点sn可以在时段p4期间被预充电。对应于具有第二状态state2的较低状态单元的感测节点sn可以不被预充电，但是可以维持在时段p2的结束点处的电压电平。

在时段p4之后的时段p5期间，基于非易失性存储单元nvmc的状态选择性地执行用于改变感测节点sn处的电压的第二建立操作。

例如，在时段p5期间，由于第二预充电控制信号su具有逻辑高电平，所以晶体管pt2关断。当非易失性存储单元nvmc具有第一状态state1时，第二预充电操作停止，并且因此感测节点sn处的电压由于流过非易失性存储单元nvmc的电流而改变。由于对应于具有第一状态state1的较高状态单元的感测节点sn在时段p4期间被预充电，因此在时段p5期间改变与具有第一状态state1的较高状态单元相对应的感测节点sn处的电压。当非易失性存储单元nvmc具有第二状态state2时，与具有第二状态state2的较低状态单元相对应的感测节点sn处的电压可以不改变，并且可以维持在时段p2的结束点处的电压电平。

在时段p5之后的时段p6期间，执行用于将第一建立操作的结果或第二建立操作的结果存储到读出放大电路530中的第二存储操作。

例如，在时段p6期间，由于位线选择信号bls具有逻辑低电平，所以晶体管nt2关断，因此位线预充电操作停止。由于复位信号rst具有逻辑高电平，所以晶体管nt6导通，并且因此可以选择性地改变第一锁存节点lat的信息。

当感测节点sn处的电压变化相对较小时，并且当感测节点sn的最终电压高于参考电压vref时，可以确定非易失性存储单元nvmc是具有第一状态state1的较高状态单元，并且因此第二建立操作的结果可以最终被存储到读出放大电路530中。当感测节点sn处的电压变化相对较大时，并且当感测节点sn的最终电压低于或等于参考电压vref时，可以确定非易失性存储单元nvmc是具有第二状态state2的较低状态单元，并且因此第一建立操作的结果可以最终被存储到读出放大电路530中。

用于位线bl的位线预充电操作可以在时段p1至时段p5期间被维持。

在根据本发明构思的示例性实施例的页缓冲器中，无论非易失性存储单元nvmc的状态如何，都可以对位线bl执行一次无条件预充电操作，并且根据非易失性存储单元nvmc的状态，可以对感测节点sn执行一次或两次有条件或选择性预充电操作。另外，用于对位线bl预充电的第一路径和用于对感测节点sn预充电的第二路径可彼此电分离，使得基本同时或并行执行无条件预充电操作和有条件(或选择性)预充电操作。因此，可以减少对相邻非易失性存储单元(或相邻页缓冲器中包括的感测节点)的干扰，可以减小感测误差，并且可以增强存储单元的分布。

图4和图5是示出了根据本发明构思的示例性实施例的图1的页缓冲器的电路图。

参考图4，页缓冲器包括第一预充电电路510、第二预充电电路520a和读出放大电路530。页缓冲器还可以包括感测节点sn、感测电容器sc和晶体管nt3。

除了包括在图2的第二预充电电路520中的晶体管pt3被包括在图4的第二预充电电路520a中的晶体管nt9代替之外，图4的页缓冲器可以与图2的页缓冲器基本相同。

晶体管nt9可以连接在读出放大电路530和第一节点nx之间，并且可以包括接收第二预充电控制信号su的栅极。例如，晶体管nt9可以连接到读出放大电路530的第二锁存节点nlat。

图4的页缓冲器的操作可以与参考图3描述的操作基本相同。

参考图5，页缓冲器包括第一预充电电路510、第二预充电电路520b和读出放大电路530。页缓冲器还可以包括感测节点sn、感测电容器sc和晶体管nt3。

除了包括在图5的第二预充电电路520b中的晶体管pt1′的连接与包括在图2的第二预充电电路520中的晶体管pt1的连接不同之外，图5的页缓冲器可以与图2的页缓冲器基本相同。

晶体管pt1′可以连接在电源电压和感测节点sn之间，并且可以包括接收第一预充电控制信号ld的栅极。晶体管pt1′可以不连接到第一节点nx，并且可以直接连接到感测节点sn。

图6是用于描述根据本发明构思的示例性实施例的图5的页缓冲器的操作的时序图。

参考图5和图6，基于非易失性存储单元nvmc是nand闪存单元的示例详细描述图5的页缓冲器的操作。

除了在时段p1期间图6中的第二预充电控制信号su的时序与图3中的第二预充电控制信号su的时序不同并且在时段p2和时段p3期间图6中的第一预充电控制信号ld的时序与图3中的第一预充电控制信号ld的时序不同之外，图6中所示的操作可以与图3中所示的操作基本相同。

在时段p1期间，执行用于感测节点sn和感测电容器sc的第一预充电操作。例如，由于第二预充电控制信号su具有逻辑高电平并且第一预充电控制信号ld具有逻辑低电平，因此晶体管pt2关断并且晶体管pt1′导通，因此感测节点sn和感测电容器sc被预充电。包括电源电压和晶体管pt1′的电流路径可以对应于用于第二预充电电路520b中的第一预充电操作的第二路径。

在时段p1之后的时段p2期间，执行用于改变感测节点sn处的电压的第一建立操作。例如，由于第一预充电控制信号ld具有逻辑高电平，所以晶体管pt1′关断，第一预充电操作停止，并且因此感测节点sn处的电压由于流过非易失性存储单元nvmc的电流而改变。

图7是示出了根据本发明构思的示例性实施例的图1的页缓冲器的电路图。

参考图7，页缓冲器包括第一预充电电路510a、第二预充电电路520和读出放大电路530。页缓冲器还可以包括感测节点sn、感测电容器sc和晶体管nt3。

除了图7的第一预充电电路510a还包括晶体管pt6和pt7之外，图7的页缓冲器可以与图2的页缓冲器基本相同。

第一预充电电路510a可以包括多个晶体管nt1′、nt2、pt6和pt7。第一预充电电路510a的配置可以与第二预充电电路520的配置类似。

晶体管nt1′可以连接到第二节点na，并且可以包括接收位线预充电控制信号blc的栅极。晶体管nt2可以连接在位线bl和第二节点na之间，并且可以包括接收位线选择信号bls的栅极。晶体管pt6可以连接在电源电压和晶体管nt1′之间，并且可以包括接收第一预充电控制信号ld的栅极。晶体管pt7可以与晶体管pt6并联连接在电源电压和晶体管nt1′之间，并且可以包括连接到读出放大电路530的栅极。例如，晶体管pt7的栅极可以连接到读出放大电路530的第二锁存节点nlat。

图7的页缓冲器的操作可以与参考图3描述的操作基本相同。

尽管在图2、图4、图5和图7中未示出，但是根据本发明构思的示例性实施例的页缓冲器可以包括图2的第一预充电电路510和图7的第一预充电电路510a中的一个、以及图2的第二预充电电路520、图4的第二预充电电路520a和图5的第二预充电电路520b中的一个。

图8是示出了根据本发明构思的示例性实施例的使用页缓冲器来感测存储单元的方法的流程图。

参考图1和图8，在使用页缓冲器500感测存储单元的方法中，执行用于位线bl的位线预充电操作，并且基本同时或并行执行用于感测节点sn和感测电容器sc的第一预充电操作(操作s100)。例如，操作s100可以对应于图3的时段p1期间的操作。

当在使位线bl和感测节点sn稳定所需的足够时间间隔内执行位线预充电操作和第一预充电操作之后，执行用于改变感测节点sn处的电压的第一建立操作(操作s200)。例如，操作s200可以对应于图3的时段p2期间的操作。

执行用于将第一建立操作的结果存储到读出放大电路530中的第一存储操作(操作s300)。例如，操作s300可以对应于图3的时段p3期间的操作。

基于非易失性存储单元nvmc的状态选择性地执行用于感测节点sn的第二预充电操作(操作s400)。例如，操作s400可以对应于图3的时段p4期间的操作。如上所述，为了对感测节点sn执行有条件或选择性预充电操作，用于对位线bl预充电的第一预充电电路510中的第一路径和用于对感测节点sn预充电的第二预充电电路520中的第二路径可以彼此电分离。

基于非易失性存储单元nvmc的状态选择性地执行用于改变感测节点sn处的电压的第二建立操作(操作s500)。例如，操作s500可以对应于图3的时段p5期间的操作。

检测感测节点sn处的电压以最终感测、检测或确定非易失性存储单元nvmc的状态(操作s600)。例如，可以执行用于将第一建立操作的结果或第二建立操作的结果存储到读出放大电路530中的第二存储操作。操作s600可以对应于图3的时段p6期间的操作。

在根据本发明构思的示例性实施例的方法中，执行附加操作(例如，操作s200、s300和s400)以将用于较低状态单元的建立操作与用于较高状态单元的建立操作分离，并且因此可以减少相邻感测节点之间的干扰。例如，可以执行初级感测操作以粗略地对其中感测节点sn处的电压改变相对较大的较低状态单元进行分类或过滤，并且可以基于初级感测操作的结果(例如，非易失性存储器件nvmc的状态信息)仅针对较高状态单元执行次级感测操作。换句话说，可以在主感测操作之前执行过滤较低状态单元的感测操作。

如上所述，为了执行根据本发明构思的示例性实施例的方法，用于对位线bl预充电的第一路径和用于对感测节点sn预充电的第二路径可以彼此电分离。

图9是示出了根据本发明构思的示例性实施例的包括非易失性存储器件的存储系统的框图。

参考图9，存储系统10包括存储器控制器20和非易失性存储器件(nvm)100。

存储器控制器20控制和/或访问非易失性存储器件100。例如，基于来自外部设备(例如，主机)的请求，存储器控制器20可以将数据存储(例如，写入或编程)到非易失性存储器件100中，可以从非易失性存储器件100取回(例如，读取或感测)数据，或者可以擦除存储在非易失性存储器件100中的数据。

存储器控制器20经由控制信号线将命令cmd和地址addr发送给非易失性存储器件100，并且经由数据输入/输出(i/o)线与非易失性存储器件100交换数据dat。控制信号线和数据i/o线中的至少一部分或全部可以被称为信道。

存储器控制器20可以进一步经由控制信号线向非易失性存储器件100发送控制信号，或者可以进一步经由电力线向非易失性存储器件100发送电源电压。例如，控制信号可以包括数据选通信号(dqs)、芯片使能信号(/ce)、写使能信号(/we)、读使能信号(/re)、命令锁存使能信号(cle)、地址锁存使能信号(ale)等。

非易失性存储器件100包括存储单元阵列110和页缓冲器电路130。

存储单元阵列110包括连接到多个位线和多个字线的多个非易失性存储单元。

页缓冲器电路130包括连接到多个位线的多个页缓冲器。如上面参考图1至图8所描述的，每个页缓冲器可以是根据本发明构思的示例性实施例的页缓冲器。在根据本发明构思的示例性实施例的页缓冲器中，无论非易失性存储单元nvmc的状态如何，都可以对位线bl执行一次无条件预充电操作，并且根据非易失性存储单元nvmc的状态，可以对感测节点sn执行一次或两次有条件或选择性预充电操作。另外，用于对位线bl预充电的第一路径和用于对感测节点sn预充电的第二路径可彼此电分离，使得基本同时或并行执行无条件预充电操作和有条件(或选择性)预充电操作。因此，可以减少对相邻非易失性存储单元(或相邻页缓冲器中包括的感测节点)的干扰，可以减小感测误差，并且可以增强存储单元的分布。

图10是示出了根据本发明构思的示例性实施例的图9的非易失性存储器件的框图。

参考图10，非易失性存储器件100可以包括存储单元阵列110、行解码器电路120、页缓冲器电路130、i/o电路140、电压产生器150和控制电路160。

存储单元阵列110可以包括多个非易失性存储单元。多个非易失性存储单元中的每一个可以连接到多个字线中的相应一个和多个位线中的相应一个。例如，多个非易失性存储单元可以是nand闪存单元。如将参考图11a和图11b所描述的，多个非易失性存储单元可以以二维(2d)阵列结构或三维(3d)竖直阵列结构布置。

行解码器电路120可以连接到多个字线。基于行地址raddr，行解码器电路120可以将多个字线中的至少一个确定为选择的字线并且可以将多个字线中的剩余部分确定为未选择的字线。

电压产生器150可以基于电源电压产生非易失性存储器件100的操作所需的字线电压vwl。字线电压vwl可以经由行解码器电路120施加到多个字线。

例如，在数据擦除操作期间，电压产生器150可以将擦除电压施加到存储块的阱，并且可以将接地电压施加到存储块的全部字线。在擦除验证操作期间，电压产生器150可以将擦除验证电压施加到存储块的全部字线，或逐个字线地顺序施加擦除验证电压。在数据编程操作期间，电压产生器150可以将编程电压施加到选择的字线，并且可以将编程通过电压施加到未选择的字线。在编程验证操作期间，电压产生器150可以将编程验证电压施加到选择的字线，并且可以将验证通过电压施加到未选择的字线。在数据读取操作期间，电压产生器150可以将读取电压施加到选择的字线，并且可以将读取通过电压施加到未选择的字线。

页缓冲器电路130可以连接到多个位线。页缓冲器电路130可以存储要被编程到存储单元阵列110中的写入数据，或者可以基于列地址caddr读取从存储单元阵列110感测到的数据。换句话说，取决于非易失性存储器件100的操作模式，页缓冲器电路130可以作为写入驱动器或读出放大器来操作。

页缓冲器电路130可以包括多个页缓冲器500，其中的每一个连接到多个位线中的相应一个。如上文参考图1至图8所述，多个页缓冲器500中的每一个可以对应于根据本发明构思的示例性实施例的页缓冲器。

基于列地址caddr，i/o电路140可以经由页缓冲器电路130将写入数据提供给存储单元阵列110，或者可以将读取数据提供给非易失性存储器件100外部(例如，提供给图9中的存储器控制器20)。

在本发明构思的示例性实施例中，页缓冲器130和i/o电路140可以从存储单元阵列110的第一区域读取数据，并可以将读取的数据写入存储单元阵列110的第二区域。换句话说，页缓冲器电路130和i/o电路140可以执行回拷(copy-back)操作。

控制电路160可以基于命令cmd和地址addr来控制行解码器电路120、页缓冲器电路130、i/o电路140和电压产生器150，以对存储单元阵列110执行数据编程/读取/擦除操作。例如，控制电路160可以基于命令cmd产生用于行解码器电路120、页缓冲器电路130、i/o电路140和电压产生器150的控制信号，并且可以基于地址addr产生行地址raddr和列地址caddr。

在本发明构思的示例性实施例中，包括在存储单元阵列110中的多个非易失性存储单元可以被划分为具有第一状态(例如，图3中的第一状态state1)的第一组非易失性存储单元和具有第二状态(例如，图3中的第二状态state2)的第二组非易失性存储单元。页缓冲器电路130可以对第一组非易失性存储单元执行两次预充电和建立操作，并且可以对第二组非易失性存储单元执行一次预充电和建立操作。例如，可以对包括在存储单元阵列110中的所有非易失性存储单元执行第一预充电操作和第一建立操作，并且可以在第一预充电操作和第一建立操作之后对第一组非易失性存储单元进一步执行第二预充电操作和第二建立操作。在第二预充电操作和第二建立操作期间，第二组非易失性存储单元可以维持先前的状态而没有附加的感测操作。

图11a和图11b是示出了根据本发明构思的示例性实施例的包括在非易失性存储器件中的存储单元阵列的图。图11a是示出了包括在nand闪存器件中的存储单元阵列的示例的电路图。图11b是示出了包括在竖直nand闪存器件中的存储单元阵列的示例的电路图。

参考11a，存储单元阵列111可以包括串选择晶体管sst、地选择晶体管gst和存储单元mc。串选择晶体管sst可以连接到位线bl(1)、……、bl(m)，且地选择晶体管gst可以连接到公共源极线csl。布置在同一行中的存储单元可以串联设置在位线bl(1)～bl(m)中的一个与公共源极线csl之间，并且布置在同一列中的存储单元可以共同连接到字线wl(1)、wl(2)、wl(3)、……、wl(n-1)、wl(n)中的一个。换句话说，存储单元mc可以串联连接在串选择晶体管sst和地选择晶体管gst之间，并且16、32或64个字线可以设置在连接到串选择晶体管sst的串选择线ssl和连接到地选择晶体管gst的地选择线gsl之间。

串选择晶体管sst可以连接到串选择线ssl，使得根据从串选择线ssl施加的电压电平来控制串选择晶体管sst。地选择晶体管gst可以连接到地选择线gsl，使得根据从地选择线gsl施加的电压电平来控制地选择晶体管gst。可以根据施加到字线wl(1)～wl(n)的电压电平来控制存储单元mc。

包括存储单元阵列111的nand闪存器件可以以页112为单位执行数据读取和写入操作，并且以块113为单位执行数据擦除操作。在本发明构思的示例性实施例中，例如在图9的页缓冲器电路130中的每个页缓冲器可以被逐个连接到偶数位线和奇数位线。在这种情况下，偶数位线形成偶数页，奇数位线形成奇数页，并且可以依次顺序地执行用于偶数页和奇数页的存储单元mc的数据写入操作。

参考图11b，存储单元阵列115可以包括具有竖直结构的多个串116。多个串116可以在第二方向d2上形成，使得可以形成串行。多个串行可以在第三方向d3上形成，使得可以形成串阵列。每个串116可以包括在位线bl(1)、……、bl(m)和公共源极线csl之间在第一方向d1上串联设置的地选择晶体管gstv、存储单元mc和串选择晶体管sstv。

地选择晶体管gstv可以连接到地选择线gsl11、gsl12、……、gsli1、gsli2，并且串选择晶体管sstv可以连接到串选择线ssl11、ssl12、……、ssli1、ssli2。同一层上布置的存储单元mc可以共同连接到字线wl(1)、wl(2)、……、wl(n-1)、wl(n)中的一个。地选择线gsl11～gsli2和串选择线ssl11～ssli2可以在第二方向d2上延伸并且可以沿着第三方向d3形成。字线wl(1)～wl(n)可以在第二方向d2上延伸并且可以沿着第一方向d1和第三方向d3形成。位线bl(1)～bl(m)可以在第三方向d3上延伸并且可以沿着第二方向d2形成。可以根据施加到字线wl(1)～wl(n)的电压电平来控制存储单元mc。

在本发明构思的示例性实施例中，一个串116中包括的两个串选择晶体管连接到一个串选择线，并且一个串中包括的两个地选择晶体管连接到一个地选择线。在本发明构思的示例性实施例中，一个串116可以包括一个串选择晶体管和一个地选择晶体管。

三维(3d)竖直阵列结构可以包括竖直取向的竖直nand串，使得至少一个存储单元位于另一存储单元上方。至少一个存储单元可以包括电荷俘获层。以下专利文献(通过引用整体并入本文)描述了用于包括3d竖直阵列结构的存储单元阵列的适当构造，其中3d存储阵列被配置为多个层级，并在层级之间共享字线和/或位线：美国专利no.7,679,133；8,553,466；8,654,587；8,559,235以及美国专利公开no.2011/0233648。

随着3d竖直阵列结构的集成度的增加，层级的数量可能增加，布线层和有源层(例如，包括栅极和杂质区域的层)之间的距离可能增加，并且因此布线层和有源层之间的连接也可能更长。由于较长的连接，干扰效应可能会增加，因此可能由于干扰效应而导致感测误差。另一方面，对于根据本发明构思的示例性实施例的页缓冲器，可以减少相邻感测节点之间的干扰，可以减小感测误差，并且可以增强存储单元的分布。

尽管包括在根据本发明构思的示例性实施例的非易失性存储器件中的存储单元阵列是基于闪存器件来描述的，但是非易失性存储器件可以是任何非易失性存储器件，例如，相位随机存取存储器(pram)、电阻随机存取存储器(rram)、纳米浮栅存储器(nfgm)、聚合物随机存取存储器(poram)、磁随机存取存储器(mram)、铁电随机存取存储器(fram)、晶闸管随机存取存储器(tram)等。

图12是示出了根据本发明构思的示例性实施例的固态盘或固态驱动器(ssd)的框图。

参考图12，ssd1000包括多个非易失性存储器件1100和ssd控制器1200。

ssd控制器1200可以通过多个通道ch1、ch2、ch3、……、chi连接到非易失性存储器件1100。ssd控制器1200可以包括一个或多个处理器1210、缓冲存储器1220、纠错码(ecc)电路1230、主机接口1250和非易失性存储器接口1260。

缓冲器存储器1220可以存储用于驱动ssd控制器1200的数据。缓冲存储器1220可以包括多个存储线，每个存储线存储数据或命令。ecc电路1230在编程操作期间可以计算要编程的数据的纠错码值，并在读取操作期间可以使用纠错码值来对所读取的数据进行纠错。在数据恢复操作中，ecc电路1230可以对从非易失性存储器件1100恢复的数据进行纠错。主机接口1250可以提供与外部设备的接口。例如，非易失性存储器接口1260可以提供与非易失性存储器件1100的接口。

每个非易失性存储器件1100可以对应于根据本发明构思的示例性实施例的非易失性存储器件，并且可以可选地被供应有外部高电压vpp。

本发明构思可以应用于包括非易失性存储器件的各种设备和系统。例如，本发明构思可以应用于诸如以下各项的系统：移动电话、智能电话、平板电脑、膝上型计算机，个人数字助理(pda)、便携式多媒体播放器(pmp)、数码相机、便携式游戏机、音乐播放器、摄像机、视频播放器、导航设备、可穿戴设备、物联网(iot)设备、万物联网(ioe)设备、电子书阅读器、虚拟现实(vr)设备、增强现实(ar)设备、机器人设备等。

如上所述，在根据本发明构思的示例性实施例的页缓冲器和非易失性存储器件中，无论其中的非易失性存储单元的状态如何，都可以对位线执行一次无条件预充电操作，并且根据非易失性存储单元的状态，可以对感测节点执行一次或两次有条件或选择性预充电操作。另外，用于对位线bl预充电的第一路径和用于对感测节点预充电的第二路径可以彼此电分离，使得基本同时或并行执行无条件预充电操作和有条件(或选择性)预充电操作。因此，可以减小相邻非易失性存储单元(或相邻感测节点)之间的干扰，可以减小感测误差，并且可以增强存储单元的分布。

尽管已经参考本发明构思的示例性实施例示出和描述了本发明构思，但是本领域普通技术人员将理解，在不脱离所附权利要求所阐述的本发明构思的精神和范围的情况下，可以对其进行形式和细节上的多种改变。