对输入接收器的时序控制的制作方法

低功耗、高数据可靠性、高速的存储器存取以及减小的芯片大小是希望半导体存储器具有的特征。

近年来，已致力于降低半导体装置的功耗。作为降低功耗的努力的一部分，可能需要包含这样的输入接收电路，其具有低电力“锁存和放大”类型的接收器，布置为可接收在用于接收信号的输入缓冲器中具有小摆幅的信号的“不匹配接收器”。此类接收器在例如us2015/0003574a1中论述，且可包含差分放大器接收器和取样器电路。差分放大器接收器可接收一对互补时钟信号或一对互补数据选通(dqs)信号，且向取样器电路提供具有等效于内部延迟的延迟的时钟/dqs信号。取样器电路可为锁存器，其可接收具有参考电压的地址/命令或数据信号。

不稳定的电源电压和温度导致可出现差分放大器接收器中的延迟以及时钟/dqs树波动和数据接收误差。这可通过接收到的数据与加电操作中或接收数据时所导致的取样器电路(例如锁存器)中的选通/时钟之间的相位-电平关系的偏差来阐述。为了确认延迟中的波动，常规实例(jedec规范jesd209-4a低电力双数据速率4)示出包含dqs间隔振荡器的接收器电路。存储器控制器可在预定时间周期内操作所述振荡器，且存储器单元通过使用计数器来执行测量，并向存储器控制器提供所述计数器的计数。因此，可观察到差分放大器和选通/clk分布树中的延迟波动。存储器控制器可通过比较两个时序的两个计数之间的延迟来不断地获得所述延迟的波动，且确定是否执行再训练(再调整)过程。因为所述波动可提供作为呈整数形式的振荡器中的计数，所以可抑制对应于两个整数之间的值的延迟。因此，短测量周期可导致延迟测量的误差，且延迟测量可需要约50-100ns的测量周期。因此，难以将振荡器应用于短循环(20mhz或更多)的电源波动或类似者的测量。此外，归因于封装的基于电力供应器的电感与存储器芯片的裸片上电容之间的并联共振而导致的电力供应电压的波动在20-100mhz附近出现，且接收器的抖动随着不可恢复的延迟波动而增加，以导致高频操作功能异常。此外，存储器控制器不能够中断进行中的存储器存取操作(例如读取或写入操作)，且当处于进行中的存储器存取操作时，通过使用间隔来调整波动是困难且低效的，不管通过使用振荡器观察到调整是否必要。

附图说明

图1是根据本公开的半导体装置的框图。

图2是根据本公开的与半导体装置中的接收器副本路径的实时校准的示意图。

图3是根据本公开的接收器副本电路中的数据选通时序与参考电压之间的关系的示意图。

图4a是根据本公开的在校准之前接收器副本电路中的数据选通时序与参考电压之间的关系的示意图。

图4b是根据本公开的在校准之后接收器副本电路中的数据选通时序与参考电压之间的关系的示意图。

图5是根据本公开的样本校准序列的流程图。

图6是根据本公开的样本校准序列的流程图。

图7是根据本公开的接收器副本电路内的校准序列的流程图。

图8是根据本公开的lfsr的电路图。

图9是根据本公开的接收器副本电路中的接收器的电路图。

具体实施方式

下文将参考附图详细解释本发明的各种实施例。以下详细描述参考借助于图解来示出其中可实践本发明的特定方面和实施例的附图。这些实施例通过足够的细节描述来使所属领域的技术人员能够实践本发明。在不脱离本发明的范围的情况下，可利用其它实施例，并且可进行结构、逻辑和电性改变。本文中所公开的各种实施例不必相互排斥，因为一些所公开的实施例可与一或多个其它所公开的实施例组合以形成新的实施例。

图1是根根据本公开的系统10的框图。举例来说，系统10可包含存储器控制器11和存储器单元(或装置)12。举例来说，存储器单元12可为集成到单个半导体芯片中的低电力双数据速率4同步动态随机存取存储器(lpddr4sdram)。举例来说，存储器控制器11可包含时钟发射器13。时钟发射器13可接收信号clk，且可基于时钟信号clk提供一对互补的数据选通信号dqs_t和dqs_c。存储器控制器11可进一步包含时序控制电路15。时序控制电路15可接收时钟信号clk，且基于所述时钟信号clk提供时序控制信号。存储器控制器11可包含数据发射器14。数据发射器14可接收数据信号data和时序控制信号，且可响应于所述时序控制信号提供数据信号dq[7:0]。存储器控制器11可进一步包含耦合到时序控制电路15的驱动器副本发射器17。举例来说，驱动器副本发射器17可响应于时序控制信号提供预定参考数据序列(rds)信号。举例来说，预定rds信号可由序列产生器16产生。举例来说，序列产生器16可为线性反馈移位寄存器(lfsr)。存储器控制器11可包含耦合到驱动器副本发射器17的lfsr16。举例来说，序列产生器16可响应于时钟信号clk产生数据序列信号，例如伪随机二进制序列(prbs)信号。因此，prbs信号可用作预定rds信号。驱动器副本发射器17可接收来自序列产生器16的prbs信号以及来自时序控制电路15的时序控制信号，且可响应于所述时序控制信号提供定时prbs信号作为预定rds信号。因此，预定rds信号可用于监视用于发射dq[7:0]的数据路径上的延迟。

存储器单元12可包含数据选通(dqs)接收器20、数据(dq)接收器19及接收器副本电路26。举例来说，存储器单元12可包含接收控制电路18，其包含dqs接收器20和接收器副本电路26。数据选通(dqs)接收器20可包含差分放大器，其可接收互补数据选通信号dqs_t和dqs_c，且向多相数据选通(dqs)产生器21提供数据选通信号dqs(f，φ1)，其中f是时钟频率，且φ1是相位(＝+0°)。举例来说，多相dqs产生器21可包含分频器22和延迟控制电路23。举例来说，分频器22可产生局部时钟信号，其具有经划分频率f'，其为dqs信号的频率f的四分之一值(f'＝1/4f)，或dqs信号的频率f的二分之一值(f'＝1/2f)。在此实例中，经划分频率f'是dqs信号的频率f的四分之一值(f'＝1/4f)，且分频器22可最初提供四相位选通信号dqs1(f'，φ1)、dqs2(f'，φ2)、dqs3(f'，φ3)和dqs4(f'，φ4)，其中相位φ2、φ3、φ4分别是+90°、+180°和+270°。分频器22可提供四相位副本选通信号dqs1'(f'，φ1-θoff)、dqs2'(f'，φ2-θoff)、dqs3'(f'，φ3+θoff)和dqs4'(f'，φ4+θoff)，其中θoff是延迟偏移量。延迟控制电路23可响应于来自数据比较器29的dqs控制信号来调整dqs信号的相位(延迟θ)，且经由时钟(clk)分配网络24分别向dq接收器19和接收器副本电路26提供dqs1-dqs4信号和dqs1′-dqs4′信号。接收控制电路18可包含参考电压(vref)产生器和控制器电路25。vref产生器和控制器电路25可向dq接收器19提供参考电压vref，并且向接收器副本电路26提供副本参考电压vrefh(＝vref+voff，其中voff是偏移电压)和vrefl(＝vref-voff)。举例来说，vref产生器和控制器电路25可接收来自模式寄存器28的初始偏移电压voff，且响应于来自数据比较器29的参考电压(vref)控制信号数据来调整vref、vrefh和vrefl，以调整vref信号，并分别向dq接收器19和接收器副本电路26提供vref信号以及vrefh和vrefl信号。接收控制电路18可包含序列产生器27，其可为预定线性反馈移位寄存器(lfsr)。序列产生器27可基于在模式寄存器28中预编程(其也分开为序列产生器16提供)的共用lfsr配置信息，产生内部rds信号，例如参考伪随机二进制序列信号prbsref。因此，可向数据比较器29提供内部rds信号。接收器副本电路26可接收rds信号以及dqs1'-dqs4'信号和vrefh和vrefl信号，并向数据比较器29提供经锁存的rds信号。数据比较器29可执行“异或”函数，获取内部rds信号和经锁存的rds信号，且可基于“异或”函数的结果，提供dqs控制信号和vref控制信号。延迟控制电路23可响应于dqs控制信号，进一步调整dqs1-dqs4和dqs1'-dqs4'信号的时序。vref产生器/控制器电路25可响应于vref控制信号来调整vref、vrefh和vrefl信号。

图2是根据本公开的与半导体装置中的接收器副本路径40的实时校准的示意图。接收器副本路径40可包含接收器副本电路44、数据比较器46和序列产生器43。接收器副本路径40和数据路径(未图示)可共享参考电压(vref)产生器/控制器电路45和多相dqs产生器41。举例来说，接收器副本电路44可包含四个接收器47、48、49和50。举例来说，接收器47、48、49和50可为“锁存和放大”型接收器，其可充当数据(dq)接收器(例如图1中的dq接收器19)的副本。图3是根据本公开的接收器副本电路44中的数据选通时序与参考电压之间的关系的示意图。举例来说，图3是说明接收器副本电路44中的数据选通时序与参考电压之间的关系的接收眼图。在图3中，水平轴表示表达为以度为单位的相位的选通时序，且垂直轴表示参考电压(v)。举例来说，白色眼形区内具有参考电压和选通时序的接收器可正确地接收数据，且白色眼形区之外具有参考电压和选通时序的接收器可无法接收数据。举例来说，数据(dq)接收器(例如图1中的dq接收器19)可被设置成在包含于上电操作中的校准过程中，具有选通时序中心x和参考电压中心y。在接收器副本电路44中，四个接收器47、48、49和50设计成分别在以下点处接收数据：由选通时序a处的参考电压c界定的点fh、由选通时序a处的参考电压d界定的点fl、由选通时序b处的参考电压c界定的点sh以及由选通时序b处的参考电压d界定的点sl。此处，选通时序a在相位上是提前的(x-θoff)，且选通时序b在相位上是延迟的(x+θoff)，其中θoff是延迟偏移量。参考电压y可为参考电压vref，且参考电压c和d可为副本参考电压vrefh(＝y+voff，其中voff是偏移电压)和vrefl(＝y-voff)。从图3来看，可接收数据信号而无误差，只要选通时序和参考电压在由点fh、fh、sh和sl界定的区域内。举例来说，偏移电压voff和延迟偏移量θoff可以可接收所有信号的方式在校准中配置，其将连同图5详细地描述。

举例来说，多相dqs产生器41可接收数据选通信号dqs(f，φ1)，其中f是时钟频率且φ1是相位(＝+0°)，且产生局部时钟信号，其具有是dqs信号的频率f的四分之一值(f'＝1/4f)的经划分频率f'，且多相dqs产生器41可最初向dq接收器(例如图3中的dq接收器19)提供四相位选通信号dqs1(f'，φ1)、dqs2(f'，φ2)、dqs3(f'，φ3)和dqs4(f'，φ4)，其中相位φ2、φ3、φ4是+90°、+180°和+270°。多相dqs产生器41可通过用延迟偏移量θoff调整四相位选通信号dqs1(f'，φ1)、dqs2(f'，φ2)、dqs3(f'，φ3)和dqs4(f'，φ4)，分别向接收器47、48、49和50的dqs节点提供四相位副本选通信号dqs1'(f'，φ1-θoff)、dqs2'(f'，φ2-θoff)、dqs3'(f'，φ3+θoff)和dqs4'(f'，φ4+θoff)。举例来说，参考电压(vref)产生器和控制器电路45可向dq接收器(例如图1中的dq接收器19)提供参考电压vref，以及向接收器47和49的vref节点提供副本参考电压vrefh，且向接收器48和50的vref节点提供副本参考电压vrefl。因此，接收器47-50可在四个点fh、fl、sh和sl处在dq节点处接收数据信号，且可提供来自锁存器输出节点的经锁存数据。数据比较器46可接收来自接收器47-50的经锁存数据，并将所述数据与来自序列产生器43的序列数据进行比较。取决于所述比较的结果，数据比较器46可向多相dqs产生器41提供dqs控制信号，以调整对应于dqs信号的相位(例如延迟)的选通时序中心x，且可向vref产生器/控制器电路45提供vref控制信号，以调整参考电压(vref)中心y。

图4a是根据本公开的在校准之前接收器副本电路中的数据选通时序与参考电压之间的关系的示意图。图4b是根据本公开的在校准之后接收器副本电路中的数据选通时序与参考电压之间的关系的示意图。如图4a所示，接收器具有在白色眼形区外部的点fh处的参考电压c和选通时序a，且接收器可能无法正确地接收数据。通过将选通时序中心x和参考电压中心y校准到新的选通时序中心x'(＝x+strobedelay_shift)和新的参考电压中心y'(＝y+vref_shift)，如图4b所示，由参考电压c'(＝y'+voff)和d'(＝y'-voff)和选通时序a'(＝x'-θoff)和b'(＝x'+θoff)界定的点fh、fl、sh和sl可包含于接收器的白色眼形区内，因此接收器可能够正确地接收数据。因此，响应于副本接收器路径40上的接收器47-50的经锁存信号的校准可提供对dq接收器(例如图1中的dq接收器19)的校准。

图5是根据本公开的样本校准序列的流程图。举例来说，图5的流程图中的样本校准序列可为初始校准序列m70，其可在存储器控制器(例如图1中的存储器控制器11)所导致的加电操作之后执行。举例来说，初始校准序列m70可包含两个子模块sm71和sm72。子模块sm71是vref电平校准以获得偏移电压voff，且子模块sm72是选通时序校准以获得表达为以度为单位的相位的延迟偏移量θoff。子模块sm71和sm72可以sm71、sm72的次序或sm72、sm71的次序连续执行，或可并列执行。

在子模块sm71中，存储器控制器(例如图1中的存储器控制器11)可将参考电压vref的信息写入存储器单元(例如图1中的存储器单元12)中的模式寄存器(例如图3中的模式寄存器28)，以逐步地改变参考电压vref。存储器控制器可控制存储器单元将数据写入到存储器单元，并从存储器单元读取所述数据，且检验所述数据是否被正确地存储(s711)。可逐步地修改参考电压vref，且检验所述数据，直到写入的数据和读取的数据彼此对应为止。如果通过检验，那么参考电压中心(vref中心)可固定(例如界定)，且被设置到模式寄存器(s712)。基于当前电压窗高度(步长)，不具有无数据错误的初始voff可固定(例如界定)，并写入到模式寄存器(s713)。

在子模块sm72中，存储器控制器中的时序控制电路(例如图1中的时序控制电路15)可提供时序控制信号，来通过使时序逐步地偏移来调整发射时序。存储器控制器可控制存储器单元将数据写入到存储器单元，并从存储器单元读取所述数据，且检验所述数据是否正确地存储(s721)。可逐步地修改所述时序，且检验所述数据，直到写入的数据和读取的数据彼此对应为止。如果通过检验，那么所述时序可固定(例如界定)，且在存储器控制器中设定(s722)。基于当前时序窗宽度信息，即不具有无数据错误的延迟偏移量(θoff)，可固定(例如界定)且写入到模式寄存器(s723)。

图6是根据本公开的样本校准序列的流程图。举例来说，图6的流程图中的样本校准序列可为接通时间校准开始序列m80，且可为正常操作中执行的自动vref和选通时序校准。在接通时间校准序列m80中，存储器控制器(例如图1中的存储器控制器11)可将序列信息写入存储器单元(例如图1中的存储器单元12)中的模式寄存器(例如图1中的模式寄存器28)中，以界定可由存储器控制器和存储器单元中的序列产生器共用的参考数据序列(例如lfsr的多项式定义)(s81)。存储器单元中的vref产生器/控制器电路(例如图1中的vref产生器/控制器电路25)可恢复先前写入(例如s713)模式寄存器中的初始voff(例如界定电压窗高度的1/4＝voff)(s82)。基于vref中心和先前写入模式寄存器中的voff，vref产生器/控制器电路可为副本接收器电路(例如图1中的副本接收器电路26、图2中的副本接收器电路44)中的接收器(例如图2中的接收器47-50)设定vrefh和vrefl(s83)。延迟控制电路可基于来自先前写入(例如s723)模式寄存器中的时序窗宽度信息的(例如td_off＝θoff/2πf)(例如界定时序窗宽度的1/4＝td_off)来界定初始延迟偏移量时间td_off(s84)。

延迟控制电路可基于先前写入的延迟偏移量(θoff)(例如s723中的延迟偏移量θoff)，设定φ1'＝φ1-θoff(td1'＝td1-td_off)、φ2'＝φ2-θoff(td2'＝td2-td_off)、φ3'＝φ3+θoff(td3'＝td3+td_off)、φ4'＝φ4+θoff(td4'＝td4+td_off)(s85)。此处，以相位φ1、φ2、φ3、φ4表达的数据接收器(例如图1中的数据接收器19)的延迟是0°、+90°、+180°和+270°，其对应于以来自dqs时序的时间td1、td2、td3和td4表达的延迟。类似地，以相位φ1'、φ2'、φ3'、φ4'表达的接收器副本电路中的接收器的延迟对应于以来自dqs时序的时间td1'、td2'、td3'和td4'表达的延迟。存储器控制器可使存储器控制器和存储器单元中的序列产生器(例如序列产生器16和序列产生器27)复位，以使来自序列产生器的数据流同步(s86)，使得序列产生器可经由副本接收器路径提供相同的参考数据序列信号，且直接提供到比较器，其提供控制信号来校准vref和选通时序。在写入操作中，副本接收器路径上的副本接收器电路和数据路径上的数据接收器可同步接收信号，且可在数据路径上提供数据，且在副本接收器路径上提供参考数据序列(s87)。

图7是根据本公开的接收器副本路径内的校准序列m90的流程图。举例来说，接收器副本路径可为图2中的接收器副本路径40。在校准序列m90中，比较器(例如数据比较器46)可将经由接收器(例如图2中的接收器47-50)接收到的参考数据序列(rds)与序列产生器(例如图2中的序列产生器43)产生的rds进行比较(s91)。举例来说，rds可含有用于所定义突发数目的数据。对于每一接收器ac、ad、bc、bd(例如分别为图2中的接收器47-50)，可通过在检测到数据误差后即刻使误差计数递增来累加误差计数(s92)。如果所有接收器具有等于或小于预定数目(例如对于高频噪声滤波器，预定数目n可为二)的误差计数(s93中的“是”)，那么不存在误差，且校准序列返回到步骤s91。如果所有误差计数均大于预定数目(s94中的“是”)，那么可将偏移电压voff和延迟偏移量θoff(或td_off，其为时域中延迟偏移量θoff)设定为小一个步长，且可使误差计数复位到零(s95)，接着返回到步骤s91。如果所述接收器中的一些，但不是所有的接收器均具有大于预定数目的误差计数(s94中的“否”)，那么可检查每一接收器的误差计数。如果接收器ac(例如图2中的接收器47)的误差计数大于预定数目(s961)，那么可使以步长为单位的vref_shift(例如图4a和4b中的y'-y)递减，且可使以步长为单位的选通delay_shift(例如图4a和4b中的x'-x)递增(s962)。如果接收器ad(例如图2中的接收器48)的误差计数大于预定数目(s963)，那么可使以步长为单位的vref_shift递增，且可使以步长为单位的选通delay_shift递增(s964)。如果接收器bc(例如图2中的接收器459)的误差计数大于预定数目(s965)，那么可使以步长为单位的vref_shift递减，且可使以步长为单位的选通delay_shift递减(s966)。如果接收器bd(例如图2中的接收器50)的误差计数大于预定数目(s967)，那么可使以步长为单位的vref_shift递增，且可使以步长为单位的选通delay_shift递减(s968)。在检查所有误差计数之后，可更新vref_shift和选通delay_shift，且可使误差计数复位(s97)。

图8是根据本公开的预定线性反馈移位寄存器(lfsr)100的电路图。lfsr100具有反馈回路，其可包含若干寄存器和一或多个“异或”电路，其中寄存器的数目等效于多项式次数，且“异或”电路的位置可确定多项式电路的特性。举例来说，lfsr100可表示多项式表达式p(x)＝x³+x+1，其为三次多项式。lfsr100可包含三个寄存器101、102、103。因为三次项、一次项的系数以及常数为1，且二次项的系数是0。因此，从lfsr100出来的输出节点prbs可耦合到输出节点，寄存器101的输入节点表示常数(x⁰)，寄存器101的输出节点经由“异或”电路105，寄存器103的输出节点。寄存器102的输出节点不耦合，因为二次项的系数为0。“异或”电路105可接收来自寄存器101的输出节点的信号以及输出节点prbs输出(prbsout)上的信号，并向寄存器102的输入节点提供所接收信号的“异或”函数的结果。输出节点prbs的输出信号可提供伪随机的周期性序列。

图9是根据本公开的接收器副本电路中的接收器110的电路图。举例来说，接收器110可为“锁存和放大”型接收器，其可用作接收器副本电路40中的接收器47-50。接收器110可包含差分放大器111和锁存器112。差分放大器111可接收选通信号dqs、数据输入dq_in和参考电压vref，以提供一对互补信号。锁存器112可接收所述对互补信号，可提供锁存器输出信号。

上文已在结合数据选通时序的调整的数据发射的上下文中描述了使用接收器副本路径的校准方案。然而，使用接收器副本路径的相同校准方案可应用于结合时钟时序的调整的地址/命令发射，所属领域的技术人员基于上文的描述容易明白这一点。

尽管已在某些优选实施例和实例的上下文中公开了本发明，但所属领域的技术人员将理解，本发明延伸超出具体公开的实施例到其它替代实施例和/或本发明以及其显而易见的修改和等效物的使用。另外，基于本公开，在本发明的范围内的其它修改对于所属领域的技术人员将是显而易见的。

从上文中将了解，虽然本文中已出于说明的目的描述了本发明的具体实施例，但可在不偏离本发明的精神和范围的情况下进行各种修改。因此，本发明不受除所附权利要求书之外的限制。

在本公开的实施例中，一种设备包含第一接收器、第二接收器、第三接收器和控制电路。所述第一接收器经配置以接收第一输入信号、第一时序信号和第一参考电压。所述第一接收器进一步经配置以响应于所述第一时序信号和所述第一参考电压，来检测所述第一输入信号的逻辑电平。所述第二接收器经配置以接收第二输入信号、第二时序信号和第二参考电压。所述第二接收器进一步经配置以响应于所述第二时序信号和所述第二参考电压，来检测所述第二输入信号的逻辑电平。所述第二时序信号与所述第一时序信号有关，且所述第二参考电压与所述第一参考电压有关。所述第三接收器经配置以接收所述第二输入信号、第三时序信号和第三参考电压。所述第三接收器进一步经配置以响应于所述第三时序信号和所述第三参考电压，检测所述第二输入信号的逻辑电平。所述第三时序信号与所述第一时序信号有关，且所述第三参考电压与所述第一参考电压有关。所述控制电路经配置以响应于来自所述第二和第三接收器的输出信号，来调整所述第一时序信号和所述第一参考电压中的至少一者。

另外和/或替代地，所述第二和第三接收器中的每一者配置为所述第一接收器的副本。

另外和/或替代地，所述第二时序信号和所述第二参考电压中的至少一者进一步与所述第三时序信号和所述第三参考电压中的对应一者有关。

另外和/或替代地，所述第二和第三定时信号中的至少一者相对于所述第一时序信号在相位上提前或延迟；且所述第二和第三参考电压中的至少一者比所述第一参考电压高或低。

另外和/或替代地，所述第二时序信号相对于所述第一时序信号在相位上提前或延迟；所述第三时序信号相对于所述第一时序信号在相位上延迟或提前，所述第二参考电压比所述第一参考电压高或低；且所述第三参考电压比所述第一参考电压低或高。

在本公开的另一方面，一种设备包含信号接收器、控制电路和信号接收器副本电路。所述信号接收器经配置以接收信息信号。所述控制电路经配置以基于参考控制信号提供多个控制信号。所述信号接收器副本电路经配置以接收第一参考信号，且提供输出信号。所述信号接收器副本电路还包含多个接收器，其中每一接收器经配置以接收所述第一参考信号以及所述多个控制信号的对应控制信号。

另外和/或替代地，所述信息信号指示数据，且所述参考控制信号是数据选通信号。

另外和/或替代地，所述信息信号指示命令和地址中的至少一者，且参考控制信号是时钟信号。

另外和/或替代地，进一步包含序列产生器和数据比较器。所述序列产生器经配置以产生对应于所述第一参考信号的第二参考信号。所述数据比较器经配置以接收所述第二参考信号和多个状态信号。所述数据比较器进一步经配置以基于所述第二参考信号和所述多个状态信号，向所述控制电路提供调整信号。所述多个状态信号包含来自所述多个接收器中的每一接收器的每一输出信号。所述控制电路经配置以基于所述调整信号来调整所述多个控制信号。

另外和/或替代地，所述控制电路经配置以基于所述调整信号来调整所述多个控制信号，直到所述多个状态信号中的每个状态信号与所述第二参考信号匹配。

另外和/或替代地，所述控制电路是时序产生器电路，其经配置以基于参考时序信号提供所述多个控制信号，其为相位不同的多个时序控制信号。

另外和/或替代地，所述时序产生器电路包含分频器，其经配置以产生局部时钟信号。所述分频器还经配置以响应于所述局部时钟信号而产生多个相位控制信号和多个副本相位控制信号。所述分频器进一步经配置以分别向信号接收器和信号接收器副本电路提供所述多个相位控制信号和所述多个副本相位控制信号。。

另外和/或替代地，所述时序产生器电路包含延迟控制电路，其经配置以响应于所述调整信号来调整所述多个相位控制信号和所述多个副本相位控制信号的时序。

另外和/或替代地，所述控制电路是参考电压产生器和控制器电路，其经配置以基于参考电压中心提供具有多个参考电压的多个控制信号，所述参考电压的电压不同。

在本公开的另一方面，一种设备包含存储器控制器和存储器单元。所述存储器控制器包含信号发射器、信号副本发射器和控制信号发射器。所述信号发射器经配置以提供信息信号。所述信号副本发射器经配置以接收和提供第一参考信号。所述信号发射器经配置以提供参考控制信号。所述存储器单元包含信号接收器和接收控制电路。所述信号接收器经配置以接收所述信息信号。所述接收控制电路包含控制电路和信号接收器副本电路。所述控制电路经配置以响应于所述参考控制信号而提供多个控制信号。所述信号接收器副本电路经配置以接收来自存储器控制器的第一参考信号。所述信号接收器副本电路还包含多个接收器，其中每一接收器经配置以接收来自存储器控制器的第一参考信号以及所述多个控制信号的对应控制信号，且还配置成提供输出信号。

另外和/或替代地，存储器控制器包含第一序列产生器，其经配置以向所述信号副本发射器提供所述第一参考信号。所述接收控制电路进一步包含比较器和第二序列产生器，且所述第二序列产生器经配置以提供第二参考信号。所述比较器经配置以将来自所述信号接收器副本电路的输出信号与所述第二参考信号进行比较。

另外和/或替代地，所述接收控制电路进一步包含模式寄存器，其经配置以存储序列信息来定义将由第二序列产生器使用的参考数据序列信息。所述参考数据序列信息由第一序列产生器和第二产生器共用。

另外和/或替代地，所述第一序列产生器和所述第二序列产生器是线性反馈移位寄存器，其经配置以基于所述参考数据序列提供相同的周期性伪随机序列信号。

另外和/或替代地，所述控制电路是时序产生器电路，其经配置以基于参考控制信号(其为参考时序信号)提供所述多个控制信号，其为相位不同的多个时序控制信号。

另外和/或替代地，所述控制电路是参考电压产生器和控制器电路，其经配置以基于参考电压中心提供具有多个参考电压的多个控制信号，所述参考电压的电压不同。

还预期可进行本文所述的实施例的具体特征和方面的各种组合或子组合，并仍然属于本发明的范围内。应理解，所公开实施例的各种特征和方面能够彼此组合或替代彼此以便形成所公开的本发明的不同模式。因此，希望本文所公开的本发明的的至少一些的范围不应受下文所描述的特定所公开实施例限制。