用于部分位去加重的设备及方法与流程

例如存储器装置的数字系统在不断以越来越高的速度操作。归因于随频率增加通道损失或通过电容滤波，载送数字信号的各种信号线会展现低通滤波(lpf)特性。因此，通道支持的最大数据速率变得有限。

已使用各种均衡技术来补偿通道的lpf效应。通常，可提供具有高通频率响应的均衡器电路。当低通通道与高通均衡器匹配时，可平整总频率响应。一种常规均衡方法包含：修改信号线以使信号线更少电容性或(例如)通过将中继器或反相器插入于信号线上来将信号修改成更少受电容影响。

另一方法涉及：举例来说，通过预加重或去加重来修改传输信号的形状，使得信号线的电容引起传输信号以所要形状接收。预加重是指通过在每次位转变时提供过冲(其变得由信号线的电容效应过滤)来增大数字信号的振幅。

去加重是指减小数字信号的振幅的互补过程，其中在每次位转变时提供高供应电压(vddq、vdd)与低供应电压(vssq、vss)之间的全轨对轨摆动。然而，就去加重来说，全摆动会使位值的减小振幅过冲。举例来说，在转变之后，第一位可具有整个位周期内的最大振幅。如果重复位(具有相同位值)，那么可将后续重复位去加重。

用于实施去加重/预加重的一种常规方式是利用延迟链来循序地接通或切断电压驱动器的上拉及/或下拉电路的分支。此引起驱动器输出阻抗的动态变化，其会降低信号完整性。此外，去加重/预加重通常为不对称的，其加强从vssq的上拉或从vddq的下拉。

因此，提供一种用于提高信号完整性及控制位去加重(controlinbit)的设备及方法。

附图说明

可通过参考说明书的剩余部分及图式来实现特定实施例的性质及优点的进一步理解，其中相同元件符号用于指代类似组件。在一些例子中，子标号与元件符号相关联以标示多个类似组件中的一者。当参考不具有既有子标号说明的元件符号时，其希望指代所有此类多个类似组件。

图1是展示现有技术的去加重操作的时序图。

图2是根据各种实施例的具有部分位去加重的输出电路的示意框图。

图3是根据各种实施例的输出驱动器的上拉/下拉电路的分支的示意电路图。

图4是根据各种实施例的用于存储器装置中的部分位去加重的系统的示意框图。

图5是根据各种实施例的具有部分位去加重的数字信号的时序图。

图6a是根据各种实施例的第一实例状态中的输出驱动器的上拉/下拉电路的分支的示意图。

图6b是根据各种实施例的第二实例状态中的输出驱动器的上拉/下拉电路的分支的示意图。

图6c是根据各种实施例的第三实例状态中的输出驱动器的上拉/下拉电路的分支的示意图。

图6d是根据各种实施例的第四实例状态中的输出驱动器的上拉/下拉电路的分支的示意图。

图7是根据各种实施例的经配置以用于部分位去加重的半导体装置的示意图。

具体实施方式

以下详细描述进一步详细说明若干示范性实施例以使所属领域的技术人员能够实践此类实施例。所描述的实例仅供说明且不意在限制本发明的范围。在以下描述中，出于解释目的，阐述众多特定细节以提供所描述实施例的透彻理解。然而，所属领域的技术人员应明白，可在无这些特定细节中的若干者的情况下实践本发明的其它实施例。

本文中描述若干实施例，且尽管各种特征归属于不同实施例，但应了解，相对于一个实施例所描述的特征还可与其它实施例合并。然而，出于相同原因，任何所描述实施例中的单个或若干特征不应被视为是本发明的每个实施例所必需的，这是因为本发明的其它实施例可省略此类特征。

除非另有指示，否则本文中用于表示数量、尺寸等等的所有数字应被理解为在所有例子中由术语“约”修饰。在本申请案中，除非另有特定陈述，否则单数的使用包含复数，且除非另有指示，否则术语“及”及“或”的使用意味着“及/或”。此外，术语“包含”及其它形式的使用应被视为非排他的。此外，除非另有特定陈述，否则例如“元件”或“组件”的术语涵盖包括一个单元的元件及组件及包括一个以上单元的元件及组件两者。

图1是现有技术的去加重的时序图100，如本文中将出于概念解释而描述时序图100。时序图100包含以下各者的示意图：输入数字信号y(t)105、具有0.25振幅的输入数字信号的延迟变型.25*y(t-1)110、具有0.25振幅的输入数字信号的反相延迟变型-.25*y(t-1)115、具有0.75振幅的输入数字信号1-.25*y(t)120及去加重输出125。

时间t0、t1、t2、t3、t4、t5及t6各自对应于连续位周期。因此，如图中所描绘，在t0时，y(t)105从逻辑低，vssq转变到逻辑高，vddq。在所描绘的实施例中，vddq对应于全振幅逻辑高且vssq对应于全振幅逻辑低。在时间t1时，y(t)105从逻辑高转变到逻辑低。在时间t2时，y(t)105重复逻辑低位。y(t)105在时间t3时从逻辑低转变到逻辑高，在时间t4时从逻辑高转变到逻辑低，在时间t5时从逻辑低转变到逻辑高，且在时间t6时重复逻辑高位。

波形.25*y(t-1)110描绘具有0.25振幅且延迟一个全位周期的数字信号y(t)105。波形-.25*y(t-1)115描绘.25*y(t-1)110的反相波形。1-.25*y(t)120描绘具有0.75振幅的数字信号y(t)105。在一些情况中，为获得0.5振幅去加重，可在差分加法器处将1-.25*y(t)120与.25*y(t-1)110波形组合以从1-.25*y(t)120波形减去.25*y(t-1)110。替代地，可在加法器处将1-.25*y(t)120与-.25*y(t-1)115组合以实现相同结果。

如去加重输出125处可见，每当发生转变时，去加重输出125经历全振幅摆动。举例来说，在时间t1时，波形从vddq转变到vssq。在时间t2时，当在数字信号y(t)105中重复逻辑低位时，将后续位去加重以具有0.5(vssq)的0.5振幅。在时间t3时，当信号y(t)105转变到逻辑高位时，去加重输出125经历全振幅摆动，在此情况中摆动到vddq。类似地，针对重复逻辑高位，在时间t6时，将去加重输出125的重复位去加重到0.5(vddq)的振幅。

仅出于说明目的而描绘全位周期的延迟。如先前所描述，可通过提供小于一个位周期的可调延迟间隔来仅在部分位周期内将数字信号去加重。举例来说，如果-.25*y(t-1)115代以仅延迟位周期的0.5，那么去加重输出125将仅展示转变之后的每一位在仅半位周期内具有全振幅且半位周期之后的去加重位在第二半位周期内具有全振幅。当在数字信号y(t)105中重复位时，后续位将在全位周期内维持相同去加重振幅。

与现有技术的去加重技术相比，部分位去加重允许在单个位周期的至少部分内将信号去加重。常规去加重引起信号在整个位周期内去加重，而利用部分位去加重的以下实施例允许控制小于全位周期的去加重时间及去加重振幅。此将在下文中相对于实施例来更详细描述。

图2说明根据各种实施例的经配置以执行部分位去加重的输出电路200的示意框图。一般来说，图2说明通过去加重控制电路235提供部分位去加重的输出电路200，去加重控制电路235耦合到包含上拉电路225及下拉电路230的输出驱动器240。在概念上，部分位去加重允许去加重时间调整及振幅调整。如先前所论述，常规去加重引起给定位在整个位周期内具有修改振幅。换句话说，转变之后的位在整个位周期内具有全振幅，且重复位将在其相应全位周期内被去加重。部分位去加重允许在位周期的部分时间内将位去加重及在部分时间内调整位。位周期的部分时间可称为去加重时间。在一些实施例中，去加重时间可是指在给定位周期中将给定位去加重的时长。举例来说，在一些实施例中，可将去加重时间调整为位周期的0％到位周期的100％的任何时间。在一些实施例中，可连续调整去加重时间，而在其它实施例中，可不连续或分阶段调整去加重时间。随着去加重时间增加，可在较大带宽内均衡数字信号，而输出信号的振幅会减小。

去加重控制电路235可包含转变检测器电路205、可变延迟电路210、上拉分支控制电路215及下拉分支控制电路220。接着，去加重控制电路235可耦合到输出驱动器240的上拉电路225及下拉电路230。在一些实施例中，输出电路200的输入端可接收用于部分位去加重的数字信号。输出电路200可将数字信号从输入端提供到转变检测器电路205、可变延迟电路210、上拉分支控制电路215及下拉分支控制电路220中的每一者。在一些实施例中，去加重控制电路235可包含均衡器电路的全部或部分。举例来说，在一些实施例中，去加重控制电路235可充当经配置以引起数字信号的部分位去加重的有限脉冲响应滤波器。

转变检测器205可经配置以检测数字信号何时经历逻辑转变，例如从逻辑高(例如vddq或vdd)到逻辑低(例如vssq或vss)及从逻辑低到逻辑高。当在数字信号中检测到转变时，转变检测器205可将控制信号输出到分支控制电路215、220以引起上拉电路225及下拉电路230的适当响应。举例来说，当转变检测器205检测到数字信号从逻辑高转变到逻辑低时，可取消激活上拉电路225的每一分支且同时可激活下拉电路230的每一分支。因此，当数字信号转变到逻辑低时，下拉电路230可将输出信号拉到vssq，从而引起全振幅摆动。当转变检测器205检测到数字信号从逻辑低转变到逻辑高时，可取消激活下拉电路230的每一分支且可激活上拉电路225的每一分支。因此，当数字信号转变到逻辑高时，上拉电路225可将输出信号拉到vddq，从而还引起全振幅摆动。

可变延迟电路210还可接收数字信号以产生已被延迟延迟间隔的数字信号的延迟变型。延迟间隔可基于延迟控制信号来调整，且可小于一个位周期。在一些实施例中，延迟控制信号可为(例如)来自存储器控制器的外部提供控制信号。为产生小于一个位周期的延迟，可由可变延迟电路210、分支控制电路215、220或可变延迟电路210及分支控制电路215、220的组合对输入端处的数字信号进行多次取样。在一些实施例中，可在不连续步骤中调整延迟间隔。在其它实施例中，可(例如)以模拟方式连续调整延迟间隔。此外，在进一步实施例中，可针对每一个别位来逐位调整延迟间隔。

延迟数字信号可由可变延迟电路210输出到分支控制电路215、220中的相应差分加法器。还可将输入端处所接收的数字信号提供到控制电路215、220的相应差分加法器。因此，可从输入端处所接收的数字信号减去延迟数字信号。因此，由可变延迟电路210引入的延迟量可至少部分确定给定位的去加重时间。

分支控制电路215、220可各自经配置以接收去加重控制信号。在一些实施例中，去加重控制信号可(例如)由存储器控制器外部提供。去加重控制信号可经配置以引起分支控制电路215、220确定及/或调整去加重振幅。举例来说，在一些实施例中，可根据期望将去加重振幅设定为小于参考振幅的振幅。在本发明中，参考振幅可是指与全振幅摆动相关联的电压，例如vddq及vssq。在进一步实施例中，去加重控制信号可经配置以将参考振幅设定为所要电压。

如先前所描述，当由转变检测器205检测到转变时，分支控制电路215、220可引起在部分位周期内上拉电路225及下拉电路230中发生对应全振幅摆动。接着，在相同位周期期间，可在基于由可变延迟电路210引入的延迟量的去加重时间内将位去加重。举例来说，出于说明的目的，当使延迟数字信号延迟位周期的25％时，去加重时间可为位周期的75％。当使延迟数字信号延迟位周期的75％时，去加重时间可为位周期的25％。当使延迟数字信号延迟位周期的50％时，去加重时间可为位周期的50％。

因此，在从逻辑低到逻辑高或逻辑高到逻辑低之间的转变起逝去延迟间隔之后，分支控制电路215、220可引起位去加重。举例来说，在一些实施例中，在从逻辑低到逻辑高的第一转变起逝去延迟间隔之后，可激活下拉电路230的一或多个分支，同时可取消激活上拉电路225的一或多个对应数目分支。对应地，在从逻辑高到逻辑低的第二转变起逝去延迟间隔之后，可激活上拉电路225的一或多个分支，同时可取消激活下拉电路230的一或多个对应数目分支。所激活及/或取消激活的分支数目可基于所要去加重振幅且至少部分基于去加重控制信号。当后续位是重复位且没有转变时，可通过上拉电路225及下拉电路230来维持去加重振幅。在一些实施例中，去加重振幅可对应于数字信号在延迟间隔之后的振幅。归因于输出驱动器240的转换速率，数字信号无法在延迟间隔的持续时间内完全达到参考振幅。因此，去加重振幅可经设定以匹配数字信号在延迟间隔之后驱动到参考振幅时预期达到的中间振幅。

在一些实施例中，在概念层面上，分支控制电路215、220可被视为将数字信号及延迟数字信号组合以产生去加重输出信号或用于控制上拉电路225及下拉电路230的控制信号。在一些实施例中，组合可包含使信号相加或相减。例如，在一些实施例中，分支控制电路可使数字信号的幅度乘以第一因子来产生第一中间信号且通过使延迟数字信号的幅度乘以第二因子来产生第二中间信号。在一些实施例中，第一因子或第二因子可为正或负的，且第一因子及第二因子的绝对值可合计为1。据此，如先前所论述，当信号经相加组合(例如，两个信号对应于逻辑高或逻辑低)时，第一因子及第二因子可对应于全振幅，及当信号经差分组合(例如，当一个信号对应于逻辑高且另一信号对应于逻辑低)时，第一因子及第二因子可对应于去加重振幅。

上拉电路225及下拉电路230可为匹配的或具有相同数目个分支。因此，可通过输出驱动器240来维持恒定输出阻抗。此外，即使当输出信号终止于vddq或vssq时，实施例通过输出驱动器240来提供对称去加重。还可通过提供对去加重时间的可调性来调整均衡器电路的带宽。较高带宽一般对应于较高转换速率及较低振幅。在一些实施例中，去加重数字信号(例如输出信号)的接收器需要放大器或额外增益。

图3说明根据各种实施例的上拉/下拉电路300的示意电路图。上拉分支325a到325g(统称为325)可对应于输出驱动器240的上拉电路225，而下拉分支330a到330g(统称为330)可对应于输出驱动器240的下拉电路230。上拉分支325中的每一者可分别包含经由开关305a到305g(统称为305)耦合到vddq的上拉电阻器310a到310g(统称为310)。下拉分支330中的每一者可分别包含经由开关315a到315g(统称为315)耦合到vssq的下拉电阻器320a到320g(统称为320)。在一些实施例中，开关305及开关315可为互补晶体管。举例来说，开关305的栅极可耦合到上拉分支控制电路335a，且开关315的栅极可耦合到下拉分支控制电路335b。上拉分支控制电路335a可经配置以个别地控制相应上拉分支325的每一开关305。类似地，下拉分支控制电路335b可经配置以个别地控制相应下拉分支330的每一开关315。上拉分支控制电路335a及下拉分支控制电路335b(统称为分支控制电路335)可对应于图2中的去加重控制电路235的分支控制电路215、220。

在各种实施例中，去加重控制电路235可经配置以在输入端处接收数字信号，且分支控制电路335中的每一者可经配置以个别地及/或集体地控制上拉电路340的上拉分支325及下拉电路345的下拉分支330两者。如先前相对于图2所描述，部分位去加重的去加重时间可由去加重控制电路235经由可调延迟间隔来确定。在所说明的实施例中，七个上拉分支325及七个下拉分支330仅供例示且不被视为限制。应了解，在其它实施例中，可利用额外或较少分支325、330。

在各种实施例中，上拉分支控制电路335a及下拉分支控制电路335b可分别引起一或多个上拉分支325及一或多个下拉分支330激活或取消激活以在输出端处提供具有部分位去加重的信号。在一些实施例中，基于(例如)由存储器控制器提供到去加重控制电路的控制信号，分支控制电路335可控制何时激活及取消激活相应上拉分支325及下拉分支330及分别激活及取消激活的上拉分支325及下拉分支330的数目。举例来说，通过控制何时激活(或取消激活)上拉分支325且取消激活(或激活)对应下拉分支330，分支控制电路335可确定信号的去加重时间。此外，通过控制所激活(或取消激活)的上拉分支325的数目及所取消激活(或激活)的下拉分支330的对应数目，分支控制电路335可确定去加重振幅。此将在下文相对于图5及6来更详细论述。

图4说明根据各种实施例的用于存储器装置中的部分位去加重的系统400的示意框图。系统400可包含耦合到系统存储器415的存储器控制器405。存储器控制器405可包含去加重控制逻辑410。系统存储器415可包含去加重控制电路420，其经配置以从去加重控制逻辑410接收先前所描述的去加重控制信号。去加重控制电路420可经进一步配置以从存储器阵列430接收数据(dq)。dq可包含数字数据，其在经由输出驱动器425向外输出到(例如)存储器控制器405之前由去加重控制电路420均衡。去加重控制电路420可耦合到输出驱动器425。在一些实施例中，输出驱动器425可包含(但不限于)推挽电压驱动器，如先前图3中所描述。接着，输出驱动器425可经配置以将均衡数字信号输出到存储器控制器405。

如先前所描述，可经由外部控制信号(例如由去加重控制逻辑410产生的控制信号)来控制部分位去加重的去加重时间。此可包含调整去加重时间及去加重振幅。存储器控制器405可包含用于控制部分位去加重操作的外部控制器，例如处理器。

在一些实施例中，存储器控制器405可任选地包含训练电路435。训练电路435可经配置以执行所属领域的技术人员已知的各种训练及校准功能。举例来说，在一些实施例中，训练电路435可经配置以执行(但不限于)数据眼优化、参考电压(振幅)校准及读取数据训练。在一些实施例中，训练电路435还可任选地连接到去加重控制逻辑410。据此，在一些实施例中，可(例如(举例来说))在数据眼优化中基于来自训练电路435的输入来调整延迟控制信号及去加重控制信号中的一或多者。在进一步实施例中，数据眼优化可包含首先识别去加重振幅以提供给定通道(例如(但不限于)存储器阵列中数据的数据路径)的最好数据眼。在已确定最优去加重振幅之后，训练电路435可继续使用最优数据眼特性来确定去加重时间(例如部分位周期)。

在进一步实施例中，训练电路435可使用具有先前所确定的去加重振幅及/或去加重时间及最优数据眼特性的信号来进一步执行所属领域的技术人员已知的参考电压校准及读取数据训练。在一些实施例中，读取训练可使控制器能够针对来自输出驱动器425的输出数据找到数据眼中心及突发帧位置。在一些实施例中，读取训练可使数据总线与写入时钟(wck)信号对准。此可包含两个部分：1)将存储器控制器中的锁存时钟与读取数据位的中心对准；及2)检测连续读取数据串流外的突发边界。在进一步实施例中，读取缓冲器可用于充当读取数据的暂时存储装置。读取缓冲器可预加载可通过先前训练地址总线传输的测试数据。一旦将测试数据加载读取缓冲器，就可由控制器重复发出读取命令。接着，控制器可扫描其时钟相位，直到正确取样数据。参考电压校准可包含校准数字信号的内部产生的参考电压(vrefdq)。一般来说，参考电压校准的目标可为将vrefdq校准为dq信号的理论上理想的中点电压。举例来说，此可对应于图5中的输出信号的mid。

图5是根据各种实施例的具有部分位去加重的数字信号500的时序图。如同图1，时间t0、t1、t2、t3、t4、t5、t6、t7及t8各自对应于连续位周期。在所描绘的实施例中，v1对应于全振幅逻辑高，v2对应于全振幅逻辑低，v3对应于重复逻辑高位上的去加重振幅，且v4对应于重复逻辑低位上的去加重振幅。举例来说，在一些实施例中，v1可对应于vddq且v2可对应于vssq。在进一步实施例中，v3及v4可分别对应于期望去加重振幅，例如(但不限于)0.5vddq及0.5vssq。在其它实施例中，可至少部分基于去加重时间来利用不同去加重振幅。如先前所描述，在一些实施例中，可通过可变延迟电路引入的延迟间隔来确定去加重时间。

在所描绘的实施例中，数字信号在时间t0时从v3的振幅处的逻辑高转变到逻辑低。因为数字信号在t0时转变，所以信号在半位周期的持续时间内具有v2的振幅。接着，如时间t0.5时所展示，将信号去加重到v4的振幅。在时间t1时，信号重复逻辑低，且维持v4的振幅。在时间t2时，信号经历从逻辑低到逻辑高的另一转变。据此，信号具有v1的全振幅。在又一半位周期之后，在时间t2.5时，信号转到去加重振幅v3。在从时间t3到时间t5的额外两个位内重复逻辑高。因此，信号在额外两个位周期内保持于去加重振幅v3处。接着，在时间t5时，信号转变回逻辑低。据此，在时间t5时，信号经历到v2的全振幅摆动。接着，在又一半位周期之后，在t5.5时，信号变为再次去加重到v4的振幅，直到信号在时间t6时再次转变。

据此，信号可具有部分位去加重，其中信号具有半位周期的去加重时间。在一些实施例中，半位周期的延迟间隔可用于产生半位周期去加重。举例来说，如先前所描述，可变延迟电路可用于产生数字信号的延迟变型。可从所接收的数字信号减去数字信号的延迟变型以产生输出信号中的部分位去加重。因此，可变延迟电路可经配置以产生经半位周期延迟的数字信号，其接着可从数字信号减去以产生具有半位周期的部分位去加重的去加重数字信号(例如输出信号)。

图6是根据各种实施例的四种实例状态600a到600d中的输出驱动器的上拉/下拉电路的分支的示意图。每一上拉/下拉电路600a到600d分别包含七个上拉分支605a到605g(统称为605)及七个下拉分支610a到610g(统称为610)。如先前相对于图3所描述，上拉分支605中的每一者可包含相应上拉电阻器及开关，且下拉分支610中的每一者可包含相应下拉电阻器及开关。

在第一状态600a中，可取消激活上拉分支605中的每一者(例如，开关断开)，同时可激活下拉分支610中的每一者(例如，开关闭合)。参考图5，此可对应于t0到t5及t5到t5.5时所描绘的全振幅逻辑低。因此，输出驱动器可处于第一状态600a中，同时输出具有全振幅逻辑低的信号。在去加重时间(例如部分位周期)已逝去之后，可(例如)在t0.5及t5.5时将信号去加重。

为执行去加重，输出驱动器可进入第二状态600b。在第二状态600b中，可激活先前未激活的上拉分支605g(例如，开关闭合)。对应地，可取消激活先前已激活的下拉分支610g(例如，开关断开)。以此方式，可将输出端处的信号去加重，同时维持恒定驱动器阻抗。据此，当期望(例如)在从t0.5到t2及t5.5到t6时输出去加重逻辑低(例如图5的v4)时，输出驱动器可处于第二状态600b中。

类似于第一状态600a，第三状态600c可对应于全振幅逻辑高。据此，可激活上拉分支中的每一者(例如，开关闭合)，同时可取消激活下拉分支中的每一者(例如，开关断开)。参考图5，此可对应于t2到t2.5及t6时的v1。因此，输出驱动器可处于第三状态600c中，同时输出具有全振幅逻辑高的信号。

类似于第二状态600b，输出驱动器可进入第四状态600d以产生去加重逻辑高(例如图5的v3)。在第四状态600d中，可取消激活先前已激活的上拉分支605g(例如，开关断开)。可激活先前未激活的对应下拉分支610g(例如，开关闭合)。据此，当期望(例如)在从t2.5到t5时输出去加重逻辑高(例如图5的v3)时，输出驱动器可处于第四状态600d中。

应了解，各种状态600a到600d中所激活及/或取消激活的分支数目及所激活及/或取消激活的特定分支仅用于解释且不应被视为限制。举例来说，应了解，在其它实施例中，状态600a到600d可使不同数目个分支(例如两个或两个以上分支)激活及/或取消激活。此外，应了解，上拉分支605及下拉分支610的数目不应被视为限于为七个分支。在其它实施例中，可根据需要利用不同数目个(例如小于七个、大于七个)分支。

图7是根据各种实施例的半导体装置700的示意图。半导体装置700包含存储器裸片。存储器裸片可包含地址/命令输入电路705、地址解码器710、命令解码器715、时钟输入电路720、内部时钟产生器730、时序产生器735、行解码器740、列解码器745、存储器阵列750、读取/写入放大器755、去加重控制电路725、i/o电路760、zq校准电路765及电压产生器770。

在一些实施例中，半导体装置700可包含(但不限于)集成到(例如)单个半导体芯片中的dram装置，例如ddr3或ddr4装置。裸片可安装于外部衬底(例如存储器模块衬底、主板或其类似者)上。半导体装置700可进一步包含存储器阵列750。存储器阵列750包含多个存储器库，每一存储器库包含多个字线wl、多个位线bl及布置于多个字线wl及多个数位线bl的相交点处的多个存储器单元mc。由行解码器740执行字线wl的选择且由列解码器745执行位线bl的选择。感测放大器(sa)针对其对应位线bl来定位且连接到至少一个相应局部i/o线，局部i/o线接着经由用作开关的转移门(tg)耦合到至少两个主i/o线对中的相应一者。

半导体装置700可采用多个外部端子，其包含耦合到命令/地址总线的地址及命令端子(c/a)、时钟端子ck及/ck、数据端子dq、dqs及dm、电力供应端子vdd、vss、vddq及vssq及zq校准端子(zq)。

命令/地址端子可被供应来自外部的地址信号及存储器库地址信号。供应到地址端子的地址信号及存储器库地址信号经由地址/命令输入电路705转移到地址解码器710。地址解码器710接收地址信号且将解码行地址信号供应到行解码器740及将解码列地址信号供应到列解码器745。地址解码器710还接收存储器库地址信号且将存储器库地址信号供应到行解码器740、列解码器745。

命令/地址端子可进一步被供应来自外部(例如(举例来说)存储器控制器705)的命令信号。命令信号可经由c/a总线、地址/命令输入电路705提供到命令解码器715。命令解码器715解码命令信号以产生各种内部命令，其包含用于选择字线的行命令信号及用于选择位线的列命令信号(例如读取命令或写入命令)及测试模式信号。测试模式信号可提供到测试模式电路725，这将在下文中更详细论述。

据此，当发出读取命令且将读取命令实时供应给行地址及列地址时，从由这些行地址及列地址指定的存储器阵列750中的存储器单元读取读取数据。读取数据dq经由读取/写入放大器755、去加重控制电路725及输入/输出电路760而从数据端子dq、dqs及dm输出到外部。类似地，当发出写入命令且将写入命令实时供应给行地址及列地址且接着将写入数据供应到数据端子dq、dqs、dm时，写入数据由输入/输出电路760中的数据接收器接收且经由输入/输出电路760及读取/写入放大器755供应到存储器阵列750且写入到由行地址及列地址指定的存储器单元中。

当读取数据dq由读取/写入放大器755从存储器阵列750输出时，数据未经历部分位去加重。据此，读取数据可由读取/写入放大器755提供到去加重控制电路725。接着，如先前所描述，去加重控制电路725可执行读取数据dq信号的部分位去加重。可根据包含去加重控制信号及延迟控制信号的控制信号来控制部分位去加重。接着，去加重控制电路725可根据控制信号来控制输出驱动器的操作。据此，在一些实施例中，输入/输出电路760可包含相对于上述实施例所描述的输出驱动器的全部或部分。

转到包含于半导体装置700中的外部端子的解释，时钟端子ck及/ck分别被供应外部时钟信号及互补外部时钟信号。外部时钟信号(其包含互补外部时钟信号)可供应到时钟输入电路705。时钟输入电路705可接收外部时钟信号以产生内部时钟信号iclk。内部时钟信号iclk供应到内部时钟产生器730且因此基于所接收的内部时钟信号iclk及来自地址/命令输入电路705的时钟启用信号cke来产生相位控制内部时钟信号lclk。尽管不限于此，但dll电路可用作内部时钟产生器730。相位控制内部时钟信号lclk供应到输入/输出电路760且用作用于确定读取数据的输出时序的时序信号。内部时钟信号iclk还供应到时序产生器735且因此可产生各种内部时钟信号。

电力供应端子被供应电力供应电势vdd及vss。这些电力供应电势vdd及vss供应到内部电压产生器电路770。内部电压产生器电路770基于电力供应电势vdd及vss来产生各种内部电势vpp、vod、vary、vperi及其类似者及参考电势zqvref。内部电势vpp主要用于行解码器740中，内部电势vod及vary主要用于包含于存储器阵列750中的感测放大器中，且内部电势vperi用于许多其它电路块中。参考电势zqvref用于zq校准电路765中。

电力供应端子还被供应电力供应电势vddq及vssq。这些电力供应电势vddq及vssq供应到输入/输出电路760。电力供应电势vddq及vssq是分别与电力供应电势vdd及vss相同的电势。然而，专用电力供应电势vddq及vssq用于输入/输出电路760，使得由输入/输出电路760产生的电力供应噪声不传播到其它电路块。

校准端子zq连接到zq校准电路765。当zq校准电路765由zq校准命令信号(zq_com)激活时，zq校准电路765参考rzq的阻抗及参考电势zqvref来执行校准操作。由校准操作获得的阻抗码zqcode供应到输入/输出电路760，且因此指定包含于输入/输出电路760中的输出缓冲器(未展示)的阻抗。

尽管已相对于示范性实施例描述特定特征及方面，但所属领域的技术人员将认识到，可在不背离本发明的范围的情况下对所论述的实施例作出各种修改及新增。尽管上文所描述的实施例涉及特定特征，但本发明的范围还包含具有不同特征组合的实施例及不包含上述所有特征的实施例。举例来说，本文中所描述的方法及过程可使用硬件组件、软件组件及/或其任何组合来实施。此外，尽管可为了便于描述而相对于特定结构及/或功能组件来描述本文中所描述的各种方法及过程，但由各种实施例提供的方法不受限于任何特定结构及/或功能架构，而是可替代地实施于任何适合硬件、固件及/或软件配置上。类似地，尽管特定功能归属于特定系统组件，但除非内文另有指示，否则此功能可根据若干实施例分布于各种其它系统组件中。

此外，尽管已为了便于描述而依特定顺序描述本文中所描述的方法及过程的步骤，但可根据各种实施例来重新排序、新增及/或省略各种步骤。相对于一种方法或过程所描述的步骤可并入于其它描述方法或过程内；同样地，根据特定结构架构及/或相对于一个系统所描述的硬件组件可以替代结构架构组织及/或并入于其它描述系统内。因此，尽管已为了便于描述而描述具有或不具有特定特征的各种实施例，但本文中相对于特定实施例所描述的各种组件及/或特征可与其它描述实施例组合、由其它描述实施例替换、从其它描述实施例新增及/或从其它所描述实施例减去。因此，尽管上文已描述若干示范性实施例，但应了解，本发明希望覆盖所附权利要求书的范围内的所有修改及等效物。

在本发明的实施例中，一种设备包含输出驱动器，其包括具有一或多个上拉分支的上拉电路及具有一或多个下拉分支的下拉电路。控制电路耦合到所述输出驱动器，所述控制电路至少包括耦合到所述上拉电路的第一分支控制电路及耦合到所述下拉电路的第二分支控制电路，其中所述控制电路经配置以：接收具有第一逻辑值及第二逻辑值的输入信号；确定所述输入信号中是否已发生所述第一逻辑值与所述第二逻辑值之间的逻辑转变；响应于确定已发生从所述第二逻辑值到所述第一逻辑值的所述逻辑转变而经由所述第一分支控制电路及所述第二分支控制电路引起所述上拉电路及所述下拉电路分别在位周期的第一部分的持续时间内进入第一状态及在接续于所述第一部分的所述位周期的第二部分的持续时间内进入第二状态；其中当所述上拉电路及所述下拉电路处于所述第一状态中时，所述输出驱动器将输出信号驱动到对应于所述第一逻辑值的第一振幅；且其中当所述上拉电路及所述下拉电路处于所述第二状态中时，所述输出驱动器将所述输出信号驱动到小于所述第一振幅的第二振幅。

另外或替代地，所述控制电路经进一步配置以响应于确定已发生从所述第一逻辑值到所述第二逻辑值的所述逻辑转变而经由所述第一分支控制电路及所述第二分支控制电路引起所述上拉电路及所述下拉电路分别在位周期的第一部分的持续时间内进入第三状态及在接续于所述第一部分的所述位周期的第二部分的持续时间内进入第四状态；其中当所述上拉电路及所述下拉电路处于所述第三状态中时，所述输出驱动器将输出信号驱动到对应于所述第二逻辑值的第三振幅；且其中当所述上拉电路及所述下拉电路处于所述第四状态中时，所述输出驱动器将所述输出信号驱动到小于所述第三振幅的第四振幅。

另外或替代地，所述控制电路经进一步配置以响应于确定未发生逻辑转变而经由所述第一分支控制电路及所述第二分支控制电路来在所述输入信号保持为所述第一逻辑值时使所述上拉电路及所述下拉电路维持于所述第二状态且在所述输入信号保持为所述第二逻辑值时使所述上拉电路及所述下拉电路维持于所述第四状态中。

另外或替代地，所述控制电路进一步包含可变延迟电路，其经配置以接收所述输入信号且产生相对于所述输入信号延迟小于一个位周期的可调延迟间隔的延迟信号，其中所述位周期的所述第一部分及所述第二部分至少部分基于所述可调延迟间隔。

另外或替代地，当所述上拉电路及所述下拉电路处于所述第二状态中时，所述输出驱动器至少部分基于所述输出驱动器在所述第一状态中的转换速率来将所述输出信号驱动到所述第二振幅；且当所述上拉电路及所述下拉电路处于所述第四状态中时，所述输出驱动器至少部分基于所述输出驱动器在所述第三状态中的所述转换速率来将所述输出信号驱动到所述第四振幅。

另外或替代地，所述控制电路进一步耦合到存储器控制器，其中所述控制电路经配置以基于来自所述存储器控制器的控制信号来调整所述第二振幅及所述第四振幅。

另外或替代地，为引起所述输出驱动器将所述输出信号驱动到对应于所述第一逻辑值的所述第二振幅，激活所述上拉电路中的第一数目个上拉分支且取消激活所述上拉电路中的小于所述第一数目的第二数目个上拉分支，且取消激活所述下拉电路中的所述第一数目个下拉分支且激活所述下拉电路中的所述第二数目个下拉分支。

另外或替代地，为引起所述输出驱动器将所述输出信号驱动到对应于所述第二逻辑值的所述第四振幅，激活所述下拉电路中的所述第一数目个下拉分支且取消激活所述下拉电路中的小于所述第一数目的所述第二数目个下拉分支，且取消激活所述上拉电路中的所述第一数目个上拉分支且激活所述上拉电路中的所述第二数目个上拉分支。

另外或替代地，所述控制电路经配置以至少部分基于来自存储器控制器的延迟控制信号来调整所述位周期的所述第一部分及所述第二部分的相应持续时间。

在本发明的实施例中，一种设备包括：可变延迟电路，其经配置以接收具有第一逻辑值及第二逻辑值的输入信号且产生相对于所述输入信号延迟小于一个位周期的可调延迟间隔的延迟信号；控制电路，其耦合到所述可变延迟电路且经配置以接收所述输入信号及所述延迟信号，使所述输入信号的幅度乘以第一因子来产生第一中间信号，且通过使所述延迟信号的幅度乘以第二因子来产生第二中间信号；及输出电路，其耦合到所述控制电路且包括上拉电路及下拉电路，其中所述输出电路经配置以响应于所述第一中间信号及所述第二中间信号而驱动输出信号。

另外或替代地，所述控制电路经配置以从所述第一中间信号减去所述第二中间信号。

另外或替代地，所述控制电路经配置以使所述第一中间信号与所述第二中间信号相加，其中所述第二因子是负的。

另外或替代地，所述设备进一步包括转变检测器，其经配置以确定所述输入信号是否经历所述第一逻辑值与所述第二逻辑值之间的逻辑转变，其中所述控制电路进一步耦合到所述上拉电路或所述下拉电路，所述上拉电路或所述下拉电路包含多个分支，其中所述控制电路经进一步配置以：响应于确定已发生从所述第二逻辑值到所述第一逻辑值的所述逻辑转变而启用所述多个分支的第一数目个分支，在一个位周期的第一部分之后停用已启用的所述第一数目个分支中的第二数目个分支；响应于确定已发生从所述第一逻辑值到所述第二逻辑值的所述逻辑转变而停用所述多个分支的所述第一数目个分支，在一个位周期的所述第一部分之后启用已停用的所述第一数目个分支中的所述第二数目个分支；响应于确定未发生逻辑转变而在所述输入信号保持为所述第一逻辑值时使所述第二数目个分支保持停用；及响应于确定未发生逻辑转变而在所述输入信号保持为所述第二逻辑值时使所述第二数目个分支保持启用。

另外或替代地，所述控制电路至少部分基于所述可调延迟间隔来确定第一部分。

另外或替代地，所述设备进一步包含转变检测器，其经配置以确定所述输入信号是否经历所述第一逻辑值与所述第二逻辑值之间的逻辑转变，其中所述控制电路进一步耦合到所述输出驱动器，其中所述控制电路经进一步配置以：经由所述输出驱动器且响应于确定已发生从所述第二逻辑值到所述第一逻辑值的所述逻辑转变而在位周期的第一部分的所述持续时间内将所述输出信号驱动到第一振幅且在接续于所述第一部分的所述位周期的第二部分内将所述输出信号驱动到小于所述第一振幅的第二振幅；经由所述输出驱动器且响应于确定已发生从所述第一逻辑值到所述第二逻辑值的所述逻辑转变而在所述位周期的所述第一部分的所述持续时间内将所述输出信号驱动到第三振幅且在所述位周期的所述第二部分内将所述输出信号驱动到小于所述第三振幅的第四振幅；经由所述输出驱动器且响应于确定未发生逻辑转变而在所述输入信号保持为所述第一逻辑值时使所述输出信号维持为所述第二振幅及在所述输入信号保持为所述第二逻辑值时使所述输出信号维持为所述第四振幅。

另外或替代地，所述控制电路至少部分基于所述输出驱动器在所述位周期的所述第一部分的所述持续时间内被驱动到所述第一振幅时的转换速率来确定所述第二振幅；且所述控制电路至少部分基于所述输出驱动器在所述位周期的所述第一部分的所述持续时间内被驱动到所述第三振幅时的所述转换速率来确定所述第四振幅。

在本发明的另一实施例中，一种方法包括：接收具有第一逻辑值及第二逻辑值的数字信号；响应于所述数字信号而在位周期的第一部分的持续时间内将输出信号驱动到第一振幅；及在所述位周期的所述第一部分的所述持续时间已逝去之后将所述输出信号驱动到第二振幅。

另外或替代地，所述方法进一步包含：针对所述数字信号的后续位调整所述位周期的所述第一部分。

另外或替代地，所述方法进一步包含：响应于确定已发生所述逻辑转变而启用输出驱动器的上拉电路或下拉电路中的一者中的多个分支的第一数目个分支；及在所述位周期的所述第一部分已逝去之后停用已启用的所述第一数目个分支中的第二数目个分支。

另外或替代地，所述方法进一步包含：确定所述输出信号的数据眼的至少一个特性；至少部分基于所述数据眼的所述至少一个特性来调整所述第一振幅或所述第二振幅中的至少一者；及至少部分基于所述数据眼的所述至少一个特性来调整所述第一部分。

另外或替代地，所述方法进一步包含：确定所述输入信号中是否已发生所述第一逻辑值与所述第二逻辑值之间的逻辑转变。

另外或替代地，其中将所述输出信号驱动到所述第一振幅包括：响应于所述数字信号而在位周期的第一部分的持续时间内将所述输出信号驱动到所述第一振幅。

另外或替代地，所述方法进一步包含：在所述位周期已逝去之后，当所述信号保持为所述第一逻辑值或所述第二逻辑值时，使所述输出信号维持为所述第二振幅。

另外或替代地，将所述输出信号驱动到所述第一振幅及将所述输出信号驱动到所述第二振幅两者包含：通过相同阻抗来驱动所述输出信号。

根据又一实施例，一种设备包括电路，其经配置以接收输入信号且在第一周期期间将由所述输入信号指定的第一逻辑值及第二逻辑值中的一者提供给输出端子，所述第一周期包括第一部分及接续于所述第一部分的第二部分；其中所述电路经进一步配置以：在所述第一周期的所述第一部分期间通过第一阻抗来将所述输出端子驱动到第一电压电平，所述第一电压电平指示由所述输入信号指定的所述第一逻辑值及所述第二逻辑值中的所述一者；及在所述第一周期的所述第二部分期间通过第二阻抗来将所述输出端子驱动到第二电压电平，所述第二电压电平指示由所述输入信号指定的第一逻辑值及第二逻辑值中的所述一者且不同于所述第一电压电平；且其中所述第一阻抗大体上等于所述第二阻抗。

另外或替代地，所述第一电压电平小于所述第二电压电平。

另外或替代地，所述第一电压电平大于所述第二电压电平。

另外或替代地，所述电路包括：上拉电路，其包含多个上拉分支；下拉电路，其包含多个下拉分支；及控制电路，其经配置以使在所述第一周期的所述第一部分期间表现为导电的所述上拉分支及所述下拉分支的总数目等于在所述第一周期的所述第二部分期间表现为导电的所述上拉分支及所述下拉分支的总数目。

另外或替代地，所述控制电路经配置以在所述第一周期的所述第一部分期间使第一数目个下拉分支导电，其中所述控制电路经配置以在所述第一周期的所述第二部分期间使第二数目个下拉分支导电且同时使第三数目个上拉分支导电，且其中所述第三数目等于所述第一数目减去所述第二数目。

另外或替代地，所述控制电路经配置以在所述第一周期的所述第一部分期间使第一数目个上拉分支导电，其中所述控制电路经配置以在所述第一周期的所述第二部分期间使第二数目个上拉分支导电且同时使第三数目个下拉分支导电，且其中所述第三数目等于所述第一数目减去所述第二数目。