内存信号相位差校正电路与方法与流程

本发明是关于校正电路与方法，尤其是关于内存信号相位差校正电路与方法。

背景技术：

在某些双倍数据率同步动态随机存取内存(ddrsdram)物理层电路的设计架构中，数据输入/输出信号(dq)与数据选通信号(dqs)的相位差是固定为90度，然而这样的相位差关系虽符合某些内存规范(例如：第四代双倍数据率同步动态随机存取内存(ddr4)规范，以及低功耗第三代双倍数据率同步动态随机存取内存(lpddr3)规范)，但无法符合低功耗第四代双倍数据率同步动态随机存取内存(lpddr4)规范。为了符合lpddr4规范，ddrsdram物理层电路的设计须被修改。

依据lpddr4规范，dq与dqs之间的相位差应介于200皮秒(ps)至800皮秒之间，由温度变化所引起的最大相位差变化应不大于0.6ps/℃，且由电压变化所引起的最大相位差变化应不大于33ps/50mv。

技术实现要素：

本发明的一目的在于提供一内存信号相位差校正电路与一内存信号相位差校正方法，该内存信号相位差校正电路与方法符合低功耗第四代双倍数据率同步动态随机存取内存(lpddr4)规范。

本发明的内存信号相位差校正电路的一实施例包含于一双倍数据率同步动态随机存取内存(ddrsdram)物理层电路，该实施例于一校正模式下校正一数据输入/输出信号(datainput/output)与一数据选通信号(datastrobe)之间的一相位差，并包含一多相位频率产生器、一校正控制电路、一访问控制电路、一比较电路以及一相位控制器。该多相位频率产生器用来提供多个频率给该ddrsdram物理层电路，以使该ddrsdram物理层电路能够依据该多个频率产生该数据输入/输出信号与该数据选通信号，其中该数据输入/输出信号与该数据选通信号用来访问一储存电路。该校正控制电路用来依据一相位差调整范围输出一相位控制信号以调整一目标信号的相位，并输出一校正控制信号，其中该目标信号是该数据输入/输出信号与该数据选通信号的其中之一。该访问控制电路用来依据该校正控制信号，令默认数据被写入该储存电路以及令代表该默认数据的储存数据从该储存电路被读出。该比较电路用来比较该默认数据与该储存数据以输出一比较结果至该校正控制电路，当该比较结果指出该储存数据不同于该默认数据时，该校正控制电路依据该比较结果缩小该相位差调整范围，以及再次输出该相位控制信号与该校正控制信号。该相位控制器用来依据该相位控制信号输出一频率控制信号，以设定该多个频率之一目标频率的相位，其中该目标频率是供给该ddrsdram物理层电路产生该目标信号。

本发明的内存信号相位差校正方法的一实施例用来于一校正模式下校正一第一信号与一第二信号(例如：一数据输入/输出信号与一数据选通信号)之间的一相位差，该实施例包含下列步骤：提供多个频率给一双倍数据率同步动态随机存取内存(ddrsdram)物理层电路，以使该ddrsdram物理层电路能够依据该多个频率产生该第一信号与该第二信号，其中该第一信号与该第二信号用来访问一储存电路；依据一相位差调整范围输出一相位控制信号以调整一目标信号的相位，并输出一校正控制信号，其中该目标信号是该第一信号与该第二信号的其中之一；依据该校正控制信号，令默认数据被写入该储存电路以及令代表该默认数据的储存数据从该储存电路被读出；比较该默认数据与该储存数据以输出一比较结果，从而于该比较结果指出该储存数据不同于该默认数据时，依据该比较结果缩小该相位差调整范围，并再次输出该相位控制信号与该校正控制信号；以及依据该相位控制信号输出一频率控制信号，以设定该多个频率的一目标频率的相位，其中该目标频率是供给该ddrsdram物理层电路产生该目标信号。

本发明的内存信号相位差校正方法的另一实施例用来于一校正模式下校正一第一信号与一第二信号(例如：一数据输入/输出信号与一数据选通信号)之间的一相位差，该第一信号与该第二信号用来访问一储存电路，该实施例包含下列步骤：依据一相位差调整范围输出一相位控制信号以调整该相位差，并输出一校正控制信号；依据该校正控制信号，令代表默认数据的储存数据从该储存电路被读出；比较该默认数据与该储存数据以输出一比较结果，从而于该比较结果指出该储存数据不同于该默认数据时，依据该比较结果缩小该相位差调整范围，以及再次输出该相位控制信号与该校正控制信号；以及依据该相位控制信号输出一频率控制信号，从而借由该频率控制信号设定一目标频率的相位，其中该目标频率是用来产生该第一信号与该第二信号的其中之一。

有关本发明的特征、实作与功效，兹配合图式作优选实施例详细说明如下。

附图说明

图1示出本发明的内存信号相位差校正电路的一实施例；

图2示出本发明的内存信号相位差校正方法的一实施例；以及

图3示出本发明的内存信号相位差校正方法的另一实施例。

具体实施方式

本公开包含内存信号相位差校正电路与内存信号相位差校正方法，该内存信号相位差校正电路与方法适用于一双倍数据率同步动态随机存取内存(ddrsdram)物理层电路，能够校正一数据输入/输出信号(之后简称为dq)与一数据选通信号(之后简称为dqs)之间的相位差，其中dq与dqs定义于一ddr标准规范中，是用来访问一储存电路。借由本发明，dq与dqs之间的相位差能够符合该ddr标准规范像是lpddr4规范、ddr4规范、或lpddr3规范。本发明的背景知识可见于申请人的美国专利(us9,570,130b2)的内容中。

图1示出本发明的内存信号相位差校正电路的一实施例。图1之内存信号相位差校正电路100包含于一ddrsdram物理层电路(未示出于图)中，是用来于一校正模式下校正dq与dqs之间的相位差。内存信号相位差校正电路100包含一多相位频率产生器110、一校正控制电路120、一访问控制电路130、一比较电路140、以及一相位控制器150。图1示出的储存电路10可整合于本发明的内存信号相位差校正电路中，或独立于本发明的内存信号相位差校正电路外。

请参阅图1。多相位频率产生器110(例如：具有一或多个相位插补器的锁相回路)用来提供多个频率(未示出于图)给该ddrsdram物理层电路，使得该ddrsdram物理层电路能够依据该些频率产生dq与dqs，其中dq与dqs用来访问储存电路10，且ddrsdram物理层电路依据该些频率产生dq与dqs的技术可为已知或自行开发的技术(例如：us9,570,130b2)。另外，多相位频率产生器110用来依据相位控制器150的控制来调整该多个频率的至少其中之一的相位；举例而言，多相位频率产生器110包含一相位插补器用来输出一频率，多相位频率产生器110能依据相位控制器150的控制来调整该相位插补器的相位插补设定，以调整该频率的相位。再者，多相位频率产生器110或可用来提供频率给校正电路100的其它电路以供其据以运作。由于多相位频率产生器110可为已知或自行开发的电路，其细节在此省略。

请参阅图1。校正控制电路120用来依据一相位差调整范围中的一相位差(例如：后述的最小相位差与最大相位差的其中之一)，输出一相位控制信号sph，从而调整一目标信号的相位；校正控制电路120另用来输出一校正控制信号scal。上述目标信号为dq或dqs；一旦该目标信号的相位被调整了，dq与dqs之间的相位差就会改变，从而校正控制电路120可借由该校正控制信号scal来启动一数据访问操作，以在这样的dq与dqs之间的相位差下，估量数据访问的正确性。上述相位差调整范围的一范例不窄于200皮秒至800皮秒之间的范围。

请参阅图1。访问控制电路130用来依据该校正控制信号scal产生一命令信号scmd，以使默认数据被写入储存电路10，以及使代表该默认数据的储存数据从储存电路10被读出。访问控制电路130的一实施例为一多用途命令(multi-purposecommand,mpc)电路，其运作符合lpddr4规范；于本例中，前述校正模式是于储存电路10的内存数据恢复(memoryrefresh)的执行期间内生效，或于耦接至储存电路10的一主机(未示出于图)执行一开机作业的期间内生效，其中该校正模式的生效意味着访问控制电路130进入该校正模式，而内存数据恢复属本领域的公知技术；值得注意的是，若校正电路100需要更多时间来完成一校正回合，该校正模式可于储存电路10之内存数据恢复的多个回合的执行期间内多次生效，从而校正电路100可于该多个回合的执行期间内逐步地完成调整dq与dqs之间的相位差。访问控制电路130的另一实施例是一读/写控制电路符合另一ddr规范(例如：ddr4或lpddr3规范)；于本例中，该校正模式可于耦接至储存电路10的一主机执行一开机作业的期间内生效。由于上述多用途命令电路与读/写控制电路的每一个可为已知或自行开发的电路，其细节在此省略。

请参阅图1。比较电路140用来比较该默认数据与该储存数据，以输出一比较结果scomp给校正控制电路120。当该比较结果scomp指出该储存数据异于该默认数据时，目前的dq与dqs之间的相位差很可能不适用于储存电路10之数据访问操作，因此，校正控制电路120会依据该比较结果scomp缩小前述相位差调整范围，并依据缩小后的该相位差调整范围输出该校正控制信号sph以及输出该校正控制信号scal用于下一校正回合。另一方面，当该比较结果scomp指出该储存数据同于该默认数据时，dq与dqs之间的相位差应是合用的，因此，校正控制电路120保持该相位差调整范围不变；接下来，校正控制电路120便可停止校正直到一触发事件(例如：一主机开机作业或一默认倒数计时)被满足，或者校正控制电路120可直接开始下一校正回合，以依据该相位差调整范围内的另一相位差来调整前述目标信号(亦即：dq或dqs)的相位。此外，当校正控制电路120决定停止校正，校正控制电路120可选择性地借由输出该相位控制信号sph，令dq与dqs之间的相位差等于该相位差调整范围的一中间值，或令该相位差与该中间值之间的差异小于一阈值；该阈值例如为0皮秒至20皮秒之间的值，然而本发明的实施不以此为限。

请参阅图1。相位控制器150用来依据该相位控制信号sph输出一频率控制信号sclk，从而依据该频率控制信号sclk来设定前述多个频率的一目标频率的相位，其中该目标频率是供给该ddrsdram物理层电路产生该目标信号(亦即：dq或dqs)。

于图1的实施例的一实作范例中，该相位差调整范围是由一最小相位差与一最大相位差来界定，该最小相位差与该最大相位差的每一个用来设定dq与dqs之间的相位差。详言之，校正控制电路120依据该相位差调整范围输出该相位控制信号sph以调整该目标信号(亦即：dq或dqs)的相位，从而让dq与dqs之间的相位差成为一第一相位差(亦即：该最小相位差与该最大相位差的其中之一)，接着访问控制电路130在该第一相位差下，令前述默认数据被写入以及前述储存数据被读出，之后比较电路140便可依据该默认数据与该储存数据的异同来输出一第一次结果作为该比较结果scomp；接下来，校正控制电路120再调整该目标信号的相位，以让dq与dqs之间的相位差成为一第二相位差(亦即：该最小相位差与该最大相位差的其中另一)，接着访问控制电路130在该第二相位差下，令该默认数据被写入以及该储存数据被读出，之后比较电路140便可依据该默认数据与该储存数据的异同来输出一第二次比较结果作为该比较结果scomp；然后，当该第一次结果与该第二次结果的至少一结果指出该储存数据异于该默认数据时，校正控制电路120依据该至少一结果缩小该相位差调整范围。更明确地说，当该第一次结果指出该储存数据不同于该默认数据但该第二次结果指出该储存数据同于该默认数据时，校正控制电路120调整该第一相位差以缩小该相位差调整范围(例如：该相位差调整范围从180至820皮秒被调整为200至820皮秒)；当该第二次结果指出该储存数据不同于该默认数据但该第一次结果指出该储存数据同于该默认数据时，校正控制电路120调整该第二相位差以缩小该相位差调整范围(例如：该相位差调整范围从180至820皮秒被调整为180至800皮秒)；当该第一次结果与该第二次结果均指出该储存数据不同于该默认数据时，校正控制电路120调整该第一相位差并调整该第二相位差以缩小该相位差调整范围(例如：该相位差调整范围从180至820皮秒被调整为200至800皮秒)；以及当该第一次结果与该第二次结果均指出该储存数据同于该默认数据时，校正控制电路120完成校正该相位差。

值得注意的是，图1的实施例也可用来调整dq与dqs以外的两个内存信号的相位差，以使该相位差符合一ddr标准规范或其它实施需求。若上述应用需要对图1的实施例进行修改，本领域普通技术人员能够依据本公开了解如何修改图1的实施例来达成上述应用。

图2示出本发明的内存信号相位差校正方法的一实施例。图2的实施例包含下列步骤：

步骤s210：提供多个频率给一ddrsdram物理层电路，以使该ddrsdram物理层电路能够依据该多个频率产生一第一信号(例如：dq)与一第二信号(例如：dqs)，其中该第一信号与该第二信号用来访问一储存电路。本步骤可由图1的多相位频率产生器110或其均等电路来执行。

步骤s220：依据一相位差调整范围输出一相位控制信号以调整一目标信号的相位，并输出一校正控制信号，其中该目标信号是该第一信号与该第二信号的其中之一。本步骤可由图1的校正控制电路120、相位控制器150、以及多相位频率产生器110的协同运作或能够实现该协同运作的电路来执行。

步骤s230：依据该校正控制信号，令默认数据被写入该储存电路以及令代表该默认数据的储存数据从该储存电路被读出。本步骤可由图1的访问控制电路130或其均等电路来执行。

步骤s240：比较该默认数据与该储存数据以输出一比较结果，从而于该比较结果指出该储存数据不同于该默认数据时，依据该比较结果缩小该相位差调整范围，以及再次输出该相位控制信号与该校正控制信号。本步骤可由图1的比较电路140与校正控制电路120的协同运作或能够执行该协同运作的电路来执行。

步骤s250：依据该相位控制信号输出一频率控制信号，以设定该多个频率之一目标频率的相位，其中该目标频率是供给该ddrsdram物理层电路产生该目标信号。本步骤可由图1的相位控制器150与多相位频率产生器110的协同运作或能够执行该协同运作的电路来执行。

图3示出本发明的内存信号相位差校正方法的另一实施例。图3的实施例包含下列步骤：

步骤s310：依据一相位差调整范围输出一相位控制信号以调整一第一信号(例如：dq)与一第二信号(例如：dqs)之间的相位差，并输出一校正控制信号。本步骤可由图1的校正控制电路120、相位控制器150、以及多相位频率产生器110的协同运作或能够实现该协同运作的电路来执行。

步骤s320：依据该校正控制信号，令代表默认数据的储存数据从该储存电路被读出。本步骤可由图1的访问控制电路130或其均等电路来执行。

步骤s330：比较该默认数据与该储存数据以输出一比较结果，从而于该比较结果指出该储存数据不同于该默认数据时，依据该比较结果缩小该相位差调整范围，以及再次输出该相位控制信号与该校正控制信号。本步骤可由图1的比较电路140与校正控制电路120的协同运作或能够执行该协同运作的电路来执行。

步骤s340：依据该相位控制信号设定一目标频率的相位，其中该目标频率是用来产生该第一信号与该第二信号的其中之一。本步骤可由图1的相位控制器150与多相位频率产生器110的协同运作或能够执行该协同运作的电路来执行。

值得注意的是，在步骤的执行为可行的情形下，图2或图3的步骤的执行顺序无一定限制。

由于本领域普通技术人员可依据图1的实施例的公开来了解图2与图3的实施例的细节与变化，亦即图1的实施例的一部或全部技术特征可合理地应用于图2与图3的实施例中，重复及冗余的说明在此省略。另外，在实施为可能的前提下，本技术领域普通技术人员可选择性地实施前述任一实施例中部分或全部技术特征，或选择性地实施前述多个实施例中部分或全部技术特征的组合，借此增加本发明实施时的弹性。

综上所述，本发明的内存信号相位差校正电路与方法能够使两个内存信号(例如：dq与dqs)之间的相位差符合lpddr4的规范或其它实施需求。

虽然本发明的实施例如上所述，然而该些实施例并非用来限定本发明，本技术领域普通技术人员可依据本发明的明示或隐含之内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的专利保护范围，换言之，本发明的专利保护范围须视本说明书的申请专利范围所界定者为准。

【符号说明】

100内存信号相位差校正电路

110多相位频率产生器

120校正控制电路

130访问控制电路

140比较电路

150相位控制器

10储存电路

sph相位控制信号

scal校正控制信号

scmd命令信号

scomp比较结果

sclk频率控制信号

s210～s250步骤

s310～s340步骤。