半导体装置及连续读出方法与流程

本发明涉及一种半导体装置，尤其涉及与非(nand)型闪速存储器等的连续读出。

背景技术：

在nand型的闪速存储器中，搭载有响应来自外部的命令而连续地读出多个页的连续读出功能(突发读出功能(burstreadfunction))。页缓冲器(pagebuffer)/读出电路例如包含两个锁存器，在进行连续读出动作时，在一个锁存器中保持从阵列读出的数据的期间，能够输出另一个锁存器所保持的数据(例如，专利文献1、2、3等)。

[现有技术文献]

[专利文献]

[专利文献1]日本专利5323170号公报

[专利文献2]日本专利5667143号公报

[专利文献3]美国专利申请us2014/0104947a1

技术实现要素：

[发明所要解决的问题]

图1表示搭载了在芯片上(onchip)的错误检测校正(errorcheckingandcorrection，ecc)功能的nand型闪速存储器的概略构成。闪速存储器包括：包含nand串(string)的存储单元阵列(memorycellarray)10、页缓冲器/读出电路20、数据传送电路30、数据传送电路32、错误检测校正电路(以下称为ecc电路)40、以及输入输出电路50。页缓冲器/读出电路20包含保持读出数据或应编程的输入数据的两个锁存器(latch)l1、锁存器l2(一个锁存器例如4kb)，锁存器l1、锁存器l2分别包含第一高速缓存(cache)c0及第二高速缓存c1(一个高速缓存例如2kb)。

图2表示进行多个页连续读出时的时序图。首先，进行页0的阵列读出，页0的数据被保持于锁存器l1的第一高速缓存c0及第二高速缓存c1(p0c0，p0c1)。接着，锁存器l1的第一高速缓存c0和第二高速缓存c1的数据被传送到锁存器l2的第一高速缓存c0和第二高速缓存c1，第一高速缓存c0和第二高速缓存c1的数据在ecc电路40进行ecc解码的运算，在检测出错误的情况下，校正锁存器l2的第一高速缓存c0、第二高速缓存储c1的数据。

在连续读出中，行地址计数器自动递增，并进行下一个页1的读出，所读出的数据传送于锁存器l1的第一高速缓存c0及第二高速缓存c1。在此期间，锁存器l2的第一高速缓存c0的数据被传送至输入输出电路50，输入输出电路50所保持的数据与从外部供给的外部时钟信号exclk同步地输出。继而，与外部时钟信号exclk同步地从输入输出电路50输出锁存器l2的第二高速缓存c1中的数据，在此期间，锁存器l1的第一高速缓存c0中的数据被传送到锁存器l2，并且由ecc电路40执行ecc处理。

在锁存器l1的第二高速缓存c1的数据被传送到锁存器l2，锁存器l2的第一高速缓存c0的数据从输入输出电路50输出的期间，第二锁存器l2的第二高速缓存c1的数据经ecc处理，接着，在锁存器l2的第二高速缓存c1的数据从输入输出电路50输出的期间，下一个的页2从阵列读出，被传送到锁存器l1的第一高速缓存c0及第二高速缓存c1，并且第一高速缓存c0的数据被传送到锁存器l2，进行ecc处理。

这样，一边从锁存器l2输出数据一边进行存储单元阵列的页的连续读出，所述期间中，在输出第一高速缓存c0的数据的期间进行第二高速缓存c1的ecc处理，在输出第二高速缓存c1的数据的期间进行第一高速缓存c0的ecc处理。

此处，阵列的读出根据所确定的定时使用内部时钟信号进行，另一方面，数据输出根据与内部时钟信号非同步的外部时钟信号exclk进行。因此，在连续读出动作中，存在以下的数式(1)所示的限制。

tarray+tecc＜tdout…(1)

此处，tarray是从存储单元阵列读出选择页所需要的时间，tecc是对1/2页进行ecc处理所需要的时间，tdout是输出1页的全部数据所需要的时间。tarray和tecc是固定的时间，tdout是根据外部时钟信号exclk的频率来计算。

在nand型闪速存储器中，要求在短时间内读出大量的数据，但从数式(1)可知，在进行连续读出动作时，外部时钟信号exclk的频率的上限存在限制。另一方面，如果页缓冲器或周边电路具备另一个锁存器，则可以如数式(2)那样缓和数式(1)的限制，但这需要大的布局面积，成本变高。

tdout＞tarray、tdout＞tecc…(2)

本发明的目的在于解决所述现有的课题，提供一种能够实现连续读出的高速化的半导体装置及连续读出方法。

[解决问题的技术手段]

本发明的nand型闪速存储器的连续读出方法包括：检测步骤，检测外部时钟信号的频率；读出步骤，基于与所检测出的外部时钟信号的频率对应的读出定时，自存储单元阵列读出数据；保持步骤，保持所读出的数据；以及输出步骤，与所述外部时钟信号同步地输出所保持的数据。

在本发明的一实施方式中，所述控制组件在利用所述检测组件检测到外部频率信号的高速频率时及读出步骤在检测到外部时钟信号的高速频率时，在第一读出定时进行读出，在检测到外部时钟信号的低速频率时，在第二读出定时进行读出，第一读出定时比第二读出定时早。在本发明的一实施方式中，半导体装置还包括对所保持的数据进行错误检测·校正的错误检测·校正组件及连续读出方法还包括对所保持的数据进行错误检测·校正的步骤，在第一读出定时规定tarray＜tdout(1页)、tecc＜tdout(1/2页)的限制，第二读出定时规定tarray+tecc＜tdout的限制(tarray是用于从存储单元阵列读出数据的时间，tecc是用于对1/2页进行错误检测·校正的时间，tdout是用于输出一页的时间)。在本发明的一实施方式中，所述保持组件及保持步骤包括保持从存储单元阵列读出的数据的第一锁存器、及保持从第一锁存器传送的数据的第二锁存器，第一锁存器和第二锁存器分别包括能够独立地传送数据的第一部分和第二部分，第一部分和第二部分能够保持1/2页的数据，在输出第二锁存器的第一部分的数据的期间，对第二锁存器的第二部分的数据进行错误检测·校正，在输出第二锁存器的第二部分的数据的期间，对第二锁存器的第一部分的数据进行错误检测·校正。在本发明的一实施方式中，在第一读出定时，tarray是用于读出存储单元阵列的n页的数据的时间，tdout是用于输出n-1页的第一部分的数据与n-2页的第二部分的数据的时间。

本发明的包括nand型存储单元阵列的半导体装置包括：读出组件，从存储单元阵列读出数据；保持组件，保持由所述读出组件读出的数据；输出组件，能够与外部时钟信号同步地输出保持在所述保持组件中的数据；检测组件，检测所述外部时钟信号的频率；以及控制组件，控制所述读出组件，且所述控制组件在对应于由所述检测组件检测出的外部时钟信号的频率的读出定时，控制连续读出时的存储单元阵列的读出。

在本发明的一实施方式中，所述检测组件包括：第一计数器，对外部时钟信号的时钟脉冲进行计数；第二计数器，对从内部时钟发生器生成的内部时钟信号的时钟脉冲进行计数；以及检测部，基于第一计数器的计数值及第二计数器的计数值来检测外部时钟信号是否为高速。在本发明的一实施方式中，第一计数器是n位的二进制计数器，第二计数器是m位的二进制计数器(n＞m)，且m位的二进制计数器在n位的二进制计数器溢出时被计数重置，所述检测部基于m位的二进制计数器有无溢出来检测外部时钟信号的频率是否为高速。在本发明的一实施方式中，所述输出组件响应于外部时钟信号的上升沿和下降沿来输出数据。

[发明的效果]

根据本发明，检测外部时钟信号的频率，并基于其检测结果，控制从存储单元阵列读出数据的定时，因此能够实现连续读出的高速化，同时防止数据的破坏。

附图说明

图1是表示现有的nand型闪速存储器的概略构成的图。

图2是在现有的nand型闪速存储器进行连续读出时的时序图。

图3是表示本发明的实施例的nand型闪速存储器的构成的方块图。

图4是表示nand型闪速存储器动作时施加的偏置电压的一例的表。

图5是在本发明的实施例的nand型闪速存储器进行连续读出时的时序图。

图6的(a)是说明现有的阵列读出的定时的图，图6的(b)是说明本实施例的阵列读出的定时的图，且是说明在外部时钟信号的频率慢的情况下数据被破坏的例子的图。

图7是表示以双倍数据速率(doubledatarate，ddr)输出1页的数据时的时间与阵列读出的时间的关系的图表。

图8是表示本发明的实施例的频率检测部的内部构成的方块图。

图9是表示图8所示的频率检测部的各部的动作波形的图。

图10是本发明的实施例的连续读出动作的流程。

[符号的说明]

10、110：存储单元阵列

20、170：页缓冲器/读出电路

30、32：数据传送电路

40、130：ecc电路

50、120：输入输出电路

100：闪速存储器

140：地址寄存器

150：控制器

160：字线选择电路

180：列选择电路

190：内部电压产生电路

200：频率检测部

210：8位二进制计数器

220：16位二进制计数器

230：检测部

300：内部时钟发生器

ax：行地址信息

ay：列地址信息

blk(0)、blk(1)、…、blk(m-1)：存储块

c0：第一高速缓存

c1：第二高速缓存

det：检测信号

dout：数据输出

ecc：错误检测校正

exclk：外部时钟信号

inclk：内部时钟信号

int_ex、int_in：时间间隔

l1、l2：锁存器

ovf、ovf_ex：溢出信号

p0、p1、p2、p3：页

sgd、sgs：选择栅极线

sl：共用的源极线

s100、s110、s120、s130、s140：步骤

tarray：阵列读出时间

tdout：输出时间

tecc：对数据进行ecc处理的时间

vers：消除电压

vpass：通过电压

vpgm：写入电压/编程电压

vread：读出通过电压

具体实施方式

接着，参照附图对本发明的实施方式进行详细说明。本发明的半导体装置例如是nand型闪速存储器或是嵌入这种闪速存储器的微处理器、微控制器、逻辑、专用集成电路(applicationspecificintegratedcircuits，asic)、对图像或声音进行处理的处理器、对无线信号等信号进行处理的处理器等。

[实施例]

图3是表示本发明的实施例的nand型闪速存储器的构成的图。本实施例的闪速存储器100包括：存储单元阵列110，呈矩阵状地排列有多个存储单元；输入输出电路120，连接于外部输入输出端子，且响应外部时钟信号exclk，并将读出数据输出至外部，或取入从外部输入的数据；ecc电路130，进行应编程的数据或读出的数据的错误检测·校正；地址寄存器(addressregister)140，经由输入输出电路120接收地址数据(addressdata)；控制器(controller)150，基于经由输入输出电路120接收的命令数据或施加至端子的控制信号来控制各部；字线(wordline)选择电路160，从地址寄存器140接收行地址信息ax，对行地址信息ax进行解码(decode)，并基于解码结果来进行块的选择及字线的选择等；页缓冲器/读出电路170，保持从由字线选择电路160所选择的页读出的数据，或者保持要编程至所选择的页的数据；列选择电路180，从地址寄存器140接收列地址信息ay，对列地址信息ay进行解码，并基于所述解码结果来进行页缓冲器/读出电路170内的列的选择等；内部电压产生电路190，生成数据的读出、编程及消除等所需的各种电压(写入电压vpgm、通过(pass)电压vpass、读出通过电压vread、消除电压vers等)；以及频率检测部200，检测进行连续读出时从外部供给的外部时钟信号exclk的频率。

存储单元阵列110例如具有沿列方向配置的m个存储块blk(0)、blk(1)、…、blk(m-1)。在一个存储块形成有多个nand串，所述nand串是将多个存储单元串联连接而成。nand串既可二维地形成在基板表面上，也可三维地形成在基板表面上。而且，存储单元既可为存储一个位(bit)(二值数据)的单层单元(singlelevelcell，slc)型，也可为存储多个位的多层单元(multilevelcell，mlc)型。一个nand串是将多个存储单元(例如64个)、位线侧选择晶体管、以及源极线(sourceline)侧选择晶体管串联连接而构成。位线侧选择晶体管的漏极连接于对应的一条位线bl，源极线侧选择晶体管的源极连接于共用的源极线sl。

图4是表示在闪速存储器的各动作时施加的偏压的一例的表。在读出动作时，对位线施加某正电压，对所选择的字线施加某电压(例如0v)，对非选择字线施加通过电压vpass(例如4.5v)，对选择栅极线sgd、选择栅极线sgs施加正电压(例如4.5v)，使nand串的位线侧选择晶体管、源极线侧选择晶体管导通，对共用源极线施加0v。在编程(写入)动作时，对所选择的字线施加高电压的编程电压vpgm(15v～20v)，对非选择的字线施加中间电位(例如10v)，使位线侧选择晶体管导通，使源极线侧选择晶体管断开，将与数据“0”或“1”相应的电位供给至位线。在消除动作时，对块内的所选择的字线施加0v，对p阱(well)施加高电压(例如20v)，将浮动栅极(floatinggate)的电子抽出至基板，由此以块为单位来消除数据。

页缓冲器/读出电路170例如图1所示，包含两个锁存器l1、锁存器l2，锁存器l1、锁存器l2分别包含能够独立地动作的第一高速缓存c0及第二高速缓存c1而构成。在锁存器l1和锁存器l2之间，连接能够进行双向数据传送的传送栅极，通过接通传送栅极，从锁存器l1向锁存器l2、或者从锁存器l2向锁存器l1传送数据。

从存储单元阵列的选择页读出的数据由读出节点感知，感知到的数据被传送到锁存器l1，并在此保持。此阵列读出基于内部时钟信号进行。另一方面，锁存器l1与锁存器l2之间的数据传送、锁存器l2与输入输出电路120或ecc电路130之间的数据传送、来自输入输出电路120的数据输出基于从外部供给的外部时钟信号exclk进行。因此，这样的锁存器l1、锁存器l2的数据传送、数据输出与阵列读出动作非同步地进行。

列选择电路180按照所输入的列地址ay来选择页内的数据的开始读出位置，或者不使用列地址而从页的开头位置自动读出数据。进而，列选择电路180也可以包含响应时钟信号而增加列地址的列地址计数器。

接着，对本实施例的闪速存储器的连续读出动作进行说明。当控制器150经由输入输出电路120而接收到连续读出动作的命令时，控制器150从开始地址控制多个页的连续读出动作，当控制器150接收到结束连续读出动作的命令时，在结束地址结束连续读出动作。在连续读出动作中，在从一个锁存器l2输出数据的期间，对另一个锁存器l1传送从存储单元阵列的选择页读出的数据。在连续读出中，从锁存器l1向锁存器l2的数据传送不是以1页为单位，而是分割为1/2页(第一高速缓存或第二高速缓存)来进行，在锁存器l2的一个高速缓存的数据传送到输入输出电路120的期间，由ecc电路130处理锁存器l2的另一个高速缓存的数据。传送到输入输出电路120的数据与外部时钟信号exclk(例如，上升沿和下降沿)同步地从外部输入输出端子输出到外部。

图5是利用本实施例进行连续读出时的时序图。如图5所示，利用锁存器l1、锁存器l2的实质性的连续读出从页p2的读出开始，页p2的阵列读出的开始定时比图2所示的以往的时刻早。在以往的连续读出中，页p2的阵列读出的开始定时是从锁存器l1向锁存器l2的页p1的数据的传送结束的时刻。即，在锁存器l2保持页p1的数据之后，下一页p2的数据被传送到锁存器l1。

与此相对，在本实施例中，页p2的阵列读出的开始定时与将锁存器l1的第一高速缓存c0的页p1的数据传送到锁存器l2的定时相等。这样，即使提前了页p2的阵列读出的定时，实际上阵列读出需要一定的时间，在将从阵列读出的页p2的数据传送到锁存器l1的时刻，如果为了连续读出时间的高速化而使用高速频率的外部时钟信号exclk，则从锁存器l1向锁存器l2的页p1的数据传送已经完成。

阵列读出时间tarray由阵列读出的开始定时与阵列读出的结束定时规定。页p2的阵列读出的结束定时是下一页p3的阵列读出的开始定时，页p2、页p3、页p4…的页连续读出时，阵列读出时间tarray也同样连续。

这样，在本实施例中，通过在连续读出动作中提前存储单元阵列的读出的开始定时，连续读出动作的限制如数式(3)那样被缓和，而能够进行使用了高速频率的外部时钟信号exclk的数据输出。

tarray＜tdout(1页)

tecc＜tdout(1/2页)…(3)

即，只要满足如下限制，即输出1页的数据的时间tdout比阵列读出时间tarray大，输出1/2页的数据的时间tdout比ecc处理的时间tecc大，则与以往相比能够实现连续读出的高速化。在图5中，例示了：与页p2的阵列读出时间tarray相比，作为输出页p0的第二高速缓存的数据的时间和输出页p1的第一高速缓存的数据的时间的合计的输出时间tdout大，所述页p2的阵列读出时间tarray从开始将页p1的第一高速缓存c0的数据从锁存器l1向锁存器l2传送的时刻到开始将下一页p2的第一高速缓存c0的数据从锁存器l1向锁存器l2传送的时刻为止；与对锁存器l2的第一高速缓存的数据进行ecc处理的时间tecc相比，输出锁存器l2的第二高速缓存的数据的时间tdout大。

但是，变更此种阵列读出的开始定时，由此产生另外的定时的限制。如果在用户使用了频率慢的外部时钟信号exclk的情况下，再将从存储单元阵列的选择页读出的数据传送到锁存器l1的时刻，锁存器l1由于外部时钟信号exclk的慢的频率而保持前一页的数据，则锁存器l1的前一页的数据被从存储单元阵列读出的下一页的数据破坏。参照图6的(a)及图6的(b)对此进行说明。

图6的(a)表示以往的页p2的阵列读出。在开始页p2的阵列读出时，页p1的数据已经从锁存器l1传送到锁存器l2，即使在锁存器l1覆盖上页p2的数据，也不会产生任何问题。图6的(b)表示本实施例的页p2的阵列读出。开始页p2的阵列读出的定时与开始将页p1的数据从锁存器l1传送到锁存器l2的定时大致相等。因此，在将从存储单元阵列读出的页p2的数据传送到锁存器l1时，如果从锁存器l1向锁存器l2的页p1的数据传送没有结束，则残留在锁存器l1中的页p1的数据被页p2覆盖而被破坏。

数式(4)表示用于不产生这样的数据破坏的限制。

tdout(1/2页)＜tarray…(4)，

即，tdout(1页)＜tarray×2…(4)

图7是汇总进行连续读出时的定时的限制的图表。在此图表中，前提为1页的大小为4kb，tarray＝16μs，tecc＝6μs，输入输出电路120的i/o为×8，横轴表示以ddr进行数据输出时的外部时钟信号exclk的频率fr，纵轴表示时间[μs]。

以往的连续读出的定时(图2)能够支持箭头a所示的区域。即，外部时钟信号exclk的频率fr的上限在ddr下为大致90mhz。另一方面，本实施例的连续读出的定时(图5)基于数式(3)、数式(4)的限制而可支持箭头b的区域。即，外部时钟信号exclk的频率fr为约自65mhz至120mhz。

这样，在本实施例的连续读出中，通过提前阵列读出的开始定时，使外部时钟信号exclk的最大频率在ddr下从90mhz高速化至ddr120mhz，而能够缩短读出时间。

另外，在用户使用低速频率的外部时钟信号exclk的情况下，理想的是使用以往的连续读出的定时。因此，在本实施例的连续读出中，可以使用依赖于外部时钟信号exclk的频率的两种阵列读出的开始定时。例如，如果用户使用更低速频率的外部时钟信号exclk，则控制器150为了避免锁存器l1的数据破坏而以以往的定时(图2)控制连续读出。如果用户使用高速频率的外部时钟信号exclk，则控制器150以由数式(3)、数式(4)限制的定时控制连续读出。

在本实施例中，控制器150基于由频率检测部200检测出的检测结果来切换阵列读出的开始定时。图8表示本实施例的频率检测部200的构成。频率检测部200构成为包括：8位二进制计数器210，接收由内部时钟发生器300产生的内部时钟信号inclk，对内部时钟信号inclk的时钟脉冲进行计数；16位二进制计数器220，对外部时钟信号exclk的时钟脉冲进行计数；以及检测部230，基于从8位二进制计数器210输出的溢出(overflow)信号ovf，检测外部时钟信号的频率是否为低速，并将表示其检测结果的检测信号det提供给控制器150。

在闪速存储器100中，搭载有用于电荷泵(chargepump)电路或其他动作顺序等的内部时钟发生器300。内部时钟发生器300生成例如40mhz的内部时钟信号inclk。每当输入内部时钟信号inclk的时钟脉冲时，8位二进制计数器210使计数值步进，从00h到ffh进行计数。当在ffh之后输入时钟脉冲时，向检测部230输出表示溢出的h电平的溢出信号ovf，再次从00h开始计数。每当输入外部时钟信号exclk的时钟脉冲时，16位二进制计数器220使计数值步进，从0000h到ffffh进行计数。当在ffffh之后输入时钟脉冲时，向8位二进制计数器210输出表示溢出的溢出信号ovf_ex，再次从0000h开始计数。

当8位二进制计数器210从16位二进制计数器220接收到溢出信号ovf_ex时，8位二进制计数器210响应此溢出信号ovf_ex将计数器重置为00h。8位二进制计数器210根据内部时钟信号inclk的频率以一定的时间间隔int_in输出溢出信号ovf，但如果从16位二进制计数器220输出的溢出信号ovf_ex的时间间隔int_ex比8位二进制计数器210的时间间隔int_in短，则8位二进制计数器210每次都被重置，不输出溢出信号ovf(保持l电平不变)。相反，如果时间间隔int_ex比时间间隔int_in长，则从8位二进制计数器210输出转变为h电平的溢出信号ovf。检测部230在检测到来自8位二进制计数器210的溢出信号ovf时，将表示外部时钟信号exclk为低速的检测信号det输出到控制器150，在未检测到溢出信号ovf时，将表示外部时钟信号exclk为高速的检测信号det输出到控制器150。

图9的(a)是外部时钟信号exclk为86mhz时的8位二进制计数器210和16位二进制计数器220的时序图，图9的(b)是外部时钟信号exclk为76mhz时的时序图。从图可知，在外部时钟信号exclk为86mhz的情况下，由于8位二进制计数器210被来自16位二进制计数器220的溢出信号ovf_ex重置，所以不输出转变为h电平的溢出信号ovf。因此，检测部230输出表示外部时钟信号exclk为高速频率的检测信号det。在外部时钟信号exclk为76mhz的情况下，16位二进制计数器220的溢出信号ovf_ex的时间间隔int_ex比8位二进制计数器210的时间间隔int_in长，从而8位二进制计数器210输出转变为h电平的溢出信号ovf。因此，检测部230输出表示外部时钟信号exclk为低速频率的检测信号det。

当基于检测信号det检测到外部时钟信号exclk为高速频率时，控制器150如图5所示提前读出开始定时，而当检测到外部时钟信号exclk为低速频率时，控制器150如图2所示将读出开始定时设置为通常状态。

图10是本实施例的连续读出的动作流程。当控制器150接收到连续读出的命令时，开始连续读出动作(s100)。响应于此，频率检测部200检测从外部提供的外部时钟信号exclk的频率，并将其检测结果提供给控制器150。在利用频率检测部200检测到外部时钟信号exclk的高速频率时，控制器150进行使阵列读出的开始定时比通常早的定时控制(s130)，在检测到低速频率的情况下，则进行图2所示的通常的定时控制(s140)。

再者，外部时钟信号exclk的频率的检测方法不限于上述方法，也可以使用其他方法。例如，可以通过比较8位二进制计数器210的计数值和16位二进制计数器220的一定时间内的计数值来判定外部时钟信号exclk是否为高速，或者也可以比较两个计数器的溢出次数来判定外部时钟信号exclk是否为高速。另外，在上述的例子中，表示了使用8位二进制计数器或16位二进制计数器的例子，但这是一例，根据使用的内部时钟频率或外部时钟频率适当选择二进制计数器。进而，在上述实施例中，利用内部时钟发生器的内部时钟信号来判定外部时钟信号是否为高速，但这是一例，也可以代替内部时钟发生器而利用其他时钟信号来检测外部时钟信号的频率。

对本发明的优选实施方式进行了详述，但本发明并不限定于特定的实施方式，可在权利要求记载的本发明的主旨范围内进行各种变形·变更。