MOS晶体管Pl和PMOS晶体管P2的控制端相连，低电平信号VSS参考电阻100R、NMOS晶体管NI到达PMOS晶体管Pl的控制端，使得PMOS晶体管Pl和PMOS晶体管P2均被打开。当电熔丝100E处于烧写状态时，可视为电熔丝100E为断开，那么PMOS晶体管P2与NMOS晶体管N2之间的节点处则在电源电压VDD的作用下为高电平，并将该高电平信号输入至放大电路，即产生信号“I”至放大电路。可选但非限制，可采用length是最小值的5倍的P199，P298构成镜像电流源，和参考电阻100R，电熔丝100E，NMOS晶体管对101构成电流放大器，该电流放大器对工艺偏差不敏感。
[0049]放大电路200接收到来自电流放大器100的高电平信号时，其包括的POMS晶体管PlUPnl则被关断，而NMOS晶体管Nll和NMOS晶体管Nnl被打开，低电平的信号VSS依次通过NMOS晶体管Nnl和NMOS晶体管N11，进而在第一晶体管单元和第二晶体管单元之间的节点处产生一低电平的中间信号，也即产生信号“O”。以实现对efuse被烧写或未烧写和ref参考电压电阻100R的阻值差别进行进一步放大。在本发明中，采用串联PMOS和串联NMOS构建放大电路200，可对电流放大器100的输出进一步放大，同时，该结构也可以节省静态电流。
[0050]利用缓冲器300对中间信号进行处理，以输出一判断信号，根据判断信号和参考电阻来得出电熔丝100E的烧写或未烧写状态。在本发明中，可选但非限制，缓冲器包括有若干奇数个反相器，作为输出的缓冲级，每个反相器都可以对输入信号相位取反，例如3个反相器为最佳。由于放大电路输出的信号为“0”，经过第一反相器103后输出信号“1”，第二反相器104对第一反相器103输出的信号“I”进行相位取反输出信号“0”，同样的，第三反相器105对第二反相器104输出的信号“O”进行相位取反输出信号“I”作为判断信号。而信号“I”代表电熔丝(efuse)被烧写，“O”代表未烧写，根据缓冲器最终输出的判断信号即可很容易判断出电熔丝的烧写状态。
[0051]实施例二
[0052]在该实施例中，电熔丝100E处于未烧写状态。首先，通过输入信号RL输入一高电平信号，在高电平信号的驱使下打开NMOS晶体管NI和NMOS晶体管N2，而同时由于PMOS晶体管Pl和PMOS晶体管P2的控制端相连，低电平信号VSS通过参考电阻100R、NM0S晶体管NI到达PMOS晶体管Pl的控制端，使得PMOS晶体管Pl和PMOS晶体管P2均被打开。由于电熔丝100E处于未烧写状态，因此电熔丝100E可视为一个通路，高电平信号会通过电熔丝100E往其余部位进行分压，那么会在晶体管P2与晶体管N2之间的节点处输出为低电平信号，并将该低电平信号输入至放大电路，即产生信号“O”至放大电路200。
[0053]放大电路200接收到来自电流放大器100的低电平信号时，其包括的NOMS晶体管NlUNnl则被关断，而PMOS晶体管Pll和PMOS晶体管Pnl则被打开，高电平信号的电源电压VDD依次通过PMOS晶体管Pll和PMOS晶体管Pnl，进而在第一晶体管单元和第二晶体管单元之间的节点处产生一高电平的中间信号，也即产生信号“I”。以实现对efuse被烧写或未烧写和ref电阻的阻值差别进行进一步放大。
[0054]利用缓冲器300对中间信号进行处理，以输出一判断信号。由于放大电路输出的信号为“1”，经过第一反相器103后输出信号“0”，第二反相器104对第一反相器103输出的信号“O”进行相位取反输出信号“I”；同样的，第三反相器105对第二反相器104输出的信号“I”进行相位取反输出信号“O”作为判断信号。而信号“O”代表电熔丝未烧写，根据缓冲器最终输出的判断信号即可很容易判断出电熔丝的烧写状态。
[0055]综上所述，由于本发明采用了如上技术方案，通过采用电流放大区分电熔丝efuse被烧写或未烧写状态，解决了由于工艺偏移问题而无法判断出电熔丝的状态，同时本发明还可以提尚efuse电路的良率。
[0056]以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
【主权项】
1.一种电熔丝感应放大器，其特征在于，包括: 一电流放大器，包括第一电路单元和第二电路单元，第一电路单元包括相串联的至少一对晶体管(P1，NI)和一参考电阻(10R)，第二电路单元包括相串联的至少一对晶体管(P2，N2)和一电熔丝(100E)，且第二电路单元的其中一对晶体管(P2，N2)连接的节点提供一控制信号； 一放大电路，包括第一晶体管单元和第二晶体管单元，通过所述第一晶体管单元或第二晶体管单元来对所述控制信号进行放大，并在第一晶体管单元和第二晶体管单元连接的节点提供一中间信号； 一缓冲器，对所述中间信号进行处理，以输出一判断信号，根据所述判断信号来得出电熔丝的烧写或未烧写状态。
2.如权利要求1所述的电熔丝感应放大器，其特征在于，所述第一电路单元中的一对晶体管包括一 PMOS晶体管(Pl)和一 NMOS晶体管(NI)； 其中，PMOS晶体管(Pl)的源极端连接高电平信号的电源电压(VDD)，且该PMOS晶体管(PD的控制端与漏极端相连。
3.如权利要求1所述的电熔丝感应放大器，其特征在于，所述第二电路单元中的一对晶体管包括一 PMOS晶体管(P2)和一 NMOS晶体管(N2)； 其中，PMOS晶体管(P2)的源极端连接到高电平信号的电源电压(VDD)。
4.如权利要求2或3所述的电熔丝感应放大器，其特征在于，所述第一电路单元中一PMOS晶体管(Pl)的控制端与第二电路单元中一 PMOS晶体管(P2)的控制端相连。
5.如权利要求2或3所述的电熔丝感应放大器，其特征在于，一输入信号(RL)同时连接到第一电路单元和第二电路单元中的一 NMOS晶体管(N1，N2)的控制端。
6.如权利要求1所述的电熔丝感应放大器，其特征在于，参考电阻和电熔丝的一端均连接低电平信号(VSS)。
7.如权利要求1所述的电熔丝感应放大器，其特征在于，所述第一晶体管单元包括若干串联的PMOS晶体管(PlI，Pnl)； 所述第二晶体管单元包括若干串联的NMOS晶体管(Nll，Nnl)； 所述控制信号连接到第一晶体管单元中各个PMOS晶体管的控制端，以及连接到第二晶体管单元中各个NMOS晶体管的控制端。
8.如权利要求7所述的电熔丝感应放大器，其特征在于，所述第一晶体管单元中的其中一 PMOS晶体管(Pll)的源极端连接一电源电压(VDD)，第二晶体管单元中的其中一 NMOS晶体管(Nnl)的源极端连接低电平信号(VSS); 所述第一晶体管单元中的其中一 PMOS晶体管(Pnl)的漏极端连接到所述第二晶体管单元中的其中一 NMOS晶体管(Nll)的漏极端。
9.如权利要求1所述的电熔丝感应放大器，其特征在于，所述缓冲器包括若干串联的反相器。
10.如权利要求9所述的电熔丝感应放大器，其特征在于，所述缓冲器中包括3个反相器。
【专利摘要】本发明公开了一种电熔丝放大器，包括：一电流放大器，包括第一电路单元和第二电路单元，第一电路单元包括相串联的至少一对晶体管和一参考电阻，第二电路单元包括相串联的至少一对晶体管和一电熔丝；一放大电路，包括第一晶体管单元和第二晶体管单元，通过第一晶体管单元或第二晶体管单元来对电流放大器输出的控制信号进行放大，并在第一晶体管单元和第二晶体管单元连接的节点提供一中间信号；一缓冲器，对中间信号进行处理，以输出一判读信号。本发明可对电熔丝被烧写或未烧写和参考电阻的阻值差别进行放大，之后输出到放大电路进行进一步放大，并通过缓冲器输出判断信号“1”或“0”，来区分电熔丝efuse被烧写或未烧写状态。
【IPC分类】G11C7-06
【公开号】CN104538056
【申请号】CN201510003948
【发明人】何洪楷, 谢金纯, 朱敏, 陈振家, 韩春法
【申请人】武汉新芯集成电路制造有限公司
【公开日】2015年4月22日
【申请日】2015年1月5日