一种基于功耗控制的存储体片上集成结构及其控制方法
【技术领域】
[0001] 本发明属于集成电路设计领域，涉及一种面向微处理器芯片的大容量内嵌存储体 功耗控制技术，具体涉及一种基于功耗控制的存储体片上集成结构及其控制方法。
【背景技术】
[0002] 随着微电子技术的飞速发展，单片微处理器的晶体管集成度迅速提高，这使得将 传统的片外存储器内嵌至微处理器内部成为可能。随着片上存储器容量的不断增大，其为 微处理器的性能和速度带来提升的同时，也使得微处理器的能耗大幅度增加。能耗问题，在 面向空间应用领域，已成为空间飞行器有效寿命的制约因素。
[0003] 存储体的低功耗控制技术主要分为器件级和系统级两类。在器件级，中国专利 CN1716602A，名称为层迭式半导体存储器件，将传统的二维存储阵列划分为若干子存储体， 存储体之间采用三维堆叠结构集成在面积更小的芯片上，子存储体之间采用通孔（via)互 连，用以降低在数据传送过程中充电和放电不可避免的互连电容以及降低功耗。中国专利 CN101221808A，名称为半导体存储器件及其读出放大器电路，它针对存储器读出放大器电 路的双晶体管阈值电压差的偏差对亚阈值泄露电流的影响，采用多个下拉电路和一个上拉 电路构成读出放大器电路，其中一个下拉电路中晶体管的沟道长度、沟道宽度这些常数比 其他下拉电路的晶体管大。在驱动过程中，首先驱动晶体管常数大的下拉电路，然后激活另 一个下拉电路和上拉电路进行读出，从而降低了芯片的消耗电流。然而，器件级的低功耗技 术需要重新定制存储器内部结构，其设计复杂度较高、研制周期长、成本开销较大，并不符 合现代超大规模集成电路IP复用设计原则。系统级功耗控制技术并不改变存储器内部结 构，仅在存储器外围构建低功耗访问控制电路，并于系统层面统一规划全局存储器功耗开 销。中国专利CN101552840A，名称为一种降低移动终端功耗的方法及移动终端，它根据移动 设备的工作状态，动态的决定是否将存储于功耗较大的DRAM中的共用函数调入到功耗较 小的SRAM，同时修改MMU中不同存储器件间的地址映射关系，将处理器单元发出的地址从 DRAM映射到SRAM中，从而在降低移动终端对电池的消耗。中国专利CN101520990A，名称为 液晶显示控制器低功耗的系统设计，它对图像数据流信息进行监测和统计，将一段时间内 监测的色彩组成一个颜色索引表存储于功耗较小的SRAM中，然后对以后的图像色彩首先 在SRAM中检索，若检索匹配则直接显示，而不需要访问功耗较大的FLASH，从而达到降低功 耗的目的。这种系统级的低功耗技术虽然效果明显，但也仅适用于在不同类型存储器间的 功耗动态切换，对同一类型大容量存储器例如SRAM却无法应用。
[0004] 片上SRAM作为存取速度较快的存储器，在微处理器设计中应用愈加广泛，且容量 需求日益增大，而如何优化控制大容量片上SRAM存储体的功耗开销，是现代微处理器设计 中亟待解决的问题，经检索相关专利，尚未发现有解决该问题的方法。
【发明内容】
[0005] 本发明的目的在于提供一种基于功耗控制的存储体片上集成结构及其控制方法， 以克服上述现有技术存在的缺陷，本发明利用片上SRAM存储器在不同工作模式下具有的 独立电学参数特征而构建的层次化功耗控制技术，该技术不受存储器件类型、存储容量的 限制，能够在不影响微处理器性能的前提下，明显降低大容量片上存储体的动态功耗，该技 术在民用和军用领域均可适用。
[0006] 为达到上述目的，本发明采用如下技术方案：
[0007] -种基于功耗控制的存储体片上集成结构，包括初级地址译码器及存储器，存储 器包括N个子存储体，所述存储器均分为并列的M个分组，所述初级地址译码器的输入端接 入总线地址及总线片选信号，初级地址译码器有M个分组片选信号输出端，分别连接上述M 个分组的输入端，每个分组的输入端还接有总线地址及总线数据信号，每个分组的分组数 据输出信号均连接至第一多路选择器的输入端，且第一多路选择器由初级地址译码器的分 组数据输出选择信号控制输出最终数据输出信号。
[0008] 进一步地，每个分组包括N/M个子存储体以及一个次级地址译码器，次级地址译 码器的输入端接入总线地址及分组片选信号，次级地址译码器有N/M个组内子存储体片选 信号输出端以及一个组内数据输出选择信号输出端，所述的N/M个组内子存储体片选信号 输出端分别与N/M个子存储体的片选输入端相连，每个分组还包括一个地址时序保持单元 及数据时序保持单元，所述地址时序保持单元的输入端接入总线地址及分组片选信号，地 址时序保持单元有N/M个组内子存储体地址信号输出端，分别与N/M个子存储体的地址输 入端相连，所述数据时序保持单元的输入端接入总线数据信号及分组片选信号，数据时序 保持单元有N/M个组内子存储体数据信号输出端，分别与N/M个子存储体的数据输入端相 连，每个分组的N/M个子存储体的输出端均连接至第二多路选择器的输入端，且第二多路 选择器由次级地址译码器的组内数据输出选择信号控制输出分组数据输出信号。
[0009] -种基于功耗控制的存储体片上集成结构的控制方法，包括以下步骤：
[0010]步骤一：将存储器分为M个分组，存储器有N个子存储体，即每个分组包括N/M个 子存储体；
[0011] 步骤二：在总线片选信号的控制下，将总线地址进行选择性译码得到M个分组片 选信号；
[0012] 步骤三：在分组片选信号的控制下，将总线地址进行选择性译码得到N/M个组内 子存储体片选信号，同时，在分组片选信号的控制下，将总线地址与总线数据通过地址时序 保持逻辑与数据时序保持逻辑得到各个子存储体的地址与数据信号；
[0013] 步骤四：在组内子存储体片选信号的控制下，各个子存储体输出数据，然后各个子 存储体的输出数据经选择性得到分组数据输出信号；
[0014] 步骤五：各个分组数据输出信号经选择性得到最终数据输出信号。
[0015] 进一步地，步骤二中仅对总线地址的高logM位进行译码，所以同一时刻仅有一个 分组的片选信号有效，其余分组处于静态模式。
[0016] 进一步地，步骤三中仅对总线地址的低log(N/M)位进行译码，所以同一时刻仅有 一个组内子存储体片选信号有效，其余子存储体处于空闲模式。
[0017] 与现有技术相比，本发明具有以下有益的技术效果：
[0018] 本发明针对大容量片上存储器在面向微处理器应用领域引发的功耗问题，将大容 量片上存储器分组分块进行功耗控制，采用粗粒度方案将大多数分组处于最低功耗模式， 仅有一组处于工作模式，以降低整个存储器的功耗。
[0019] 进一步地，本发明采用细粒度方案将惟一处于工作模式的一组按照工作模式和空 闲模式进行二次划分，仅使一个子存储体处于工作模式，其余处于空闲模式，从而确保整个 存储器以极低的功耗状态正常运行。
[0020] 本发明方法采用的是粗粒度与细粒度相结合的功耗控制方案，避免了单一采用细 粒度功耗控制方案带来的较高控制逻辑开销，使得方案在低功耗的同时在成本目标上达到 最优。且本发明具有显著的可伸缩性，其分组分块的粒度大小可以根据存储容量、功耗指标 及开销指标自由选择，产生符合系统需求的配置组合。而且本发明并不修改存储器的内部 结构，其在外部构建的功耗控制结构可以独立构成IP核，并用于SoC系统快速设计，具有较 好的可移