3d存储器中的子块解码的制作方法
【专利说明】3D存储器中的子块解码
[0001]优先权串请案
[0002]本申请案主张2013年2月28日申请的第13/781，016号美国申请案的优先权的权益，所述申请案以全文引用的方式并入本文中。
【背景技术】
[0003]存储器装置(例如，闪速存储器)广泛使用于计算机及许多电子产品中。一些存储器装置可包含经垂直堆叠以形成存储器组件的三维(3D)块的存储器单元。随着垂直堆叠的存储器单元的数目越来越大，将堆叠耦合(举例来说，电连接)到二维装置变得越来越困难。可将块尺寸做的相对较大以允许更多空间用于布线及经改良的连接性。然而，增加块的尺寸可导致增加的存储器擦除时间及增加的存储器碎片。
【附图说明】
[0004]在附图的图式中，通过举例方式而非限制方式说明一些实施例，其中:
[0005]图1为根据一些实施例的呈垂直存储器单元串的一或多个块形式的设备的电路简图；
[0006]图2为根据一些实施例的垂直串的半导体构造的横截面图；
[0007]图3为根据本发明的各种实施例的漏极选择栅极(SGD)连接的框图；
[0008]图4A及4B为根据一些实施例的子块选择及取消选择晶体管和块选择及取消选择晶体管的实施方案的示意图；
[0009]图5为根据一些实施例的存储器系统的框图；
[0010]图6为根据一些实施例的呈存储器装置形式的设备的框图；及
[0011]图7到8为根据一些实施例的方法的流程图。
【具体实施方式】
[0012]根据本发明的各种实施例，存储器单元(例如包括电荷存储装置、电阻可变装置或可经编程以存储数据及/或从其读取数据的其它装置的那些存储器单元)的块可用作存储器装置(例如，与非(NAND)存储器装置)中的存储器单元的块。可以三维方式布置存储器单元。
[0013]图1展示呈存储器装置100形式的设备的框图。存储器装置100可包含两个或两个以上块110-1到110-n。每一块110-1到110_n可包含两个或两个以上子块120-1至Ij120-n。两个或两个以上子块120-1到120_n可每一自包括垂直串130。垂直串130可包含许多存储器单元132-0到132-15。在说明性实例中，垂直串130包含16个存储器单元。然而，应理解，垂直串130可包含任何数目的存储器单元。存储器单元132-0到132-15可串联親合。
[0014]垂直串130可包含源极选择栅极(SGS)晶体管140-1，其在本文中有时也被称为“源极选择晶体管”。SGS晶体管140-1可为耦合于垂直串130的一端处的存储器单元132-0中的一者与共源极145之间的η沟道晶体管。共源极145可包括(举例来说)共同掺杂的半导体材料及/或其它导电材料的槽。在垂直串130的另一端处，漏极选择栅极(SGD)晶体管150-1(其在本文中有时也被称为“漏极选择晶体管”)可为耦合于存储器单元132-15中的一者与数据线(举例来说，位线)155之间的η沟道晶体管。
[0015]线160-0到160-15可形成存储器装置100的存取线(举例来说，字线)的部分。可跨越块的对应子块中的对应存储器单元共享字线160-0到160-1。举例来说，字线160-15可由子块120-1的存储器单元132-15、子块120-2的存储器单元134-15及子块120-3的存储器单元136-15共享。类似地，字线160-14可由子块120-1的存储器单元132-14、子块120-2的存储器单元134-14及子块120-3的存储器单元136-14共享。
[0016]共源极145可选择性地耦合到参考电压Vss (举例来说，接地电压)或电压源(举例来说，电荷栗电路，未展示)。当两个元件直接与彼此电接触时所述两个元件直接耦合，或者当两个元件由一或多个导体、半导体或允许在间接耦合的元件之间传导电流的其它元件分离时所述两个元件间接耦合。举例来说，直接与彼此电接触的两个元件可能在结(举例来说，ρ-η结)处物理接触，从而使电子或空穴能流过所述结，而无居间的导电元件。
[0017]每一存储器单元132-0到132-15可包括(举例来说)浮动栅极晶体管或电荷陷阱晶体管，且可为单电平存储器单元或多电平存储器单元。存储器单元132-0到132-15、SGS晶体管140-1及S⑶晶体管150-1由它们相应的控制栅极上的信号所控制。
[0018]SGS晶体管140-1接收控制SGS晶体管140_1的信号以控制垂直串130与共源极145之间的传导。S⑶晶体管150-1接收控制S⑶晶体管150-1的信号使得S⑶晶体管150-1可用以选择或取消选择垂直串100。垂直串100可为存储器装置11 (例如，NAND存储器装置)中的块110-1中的存储器单元的多个垂直串中的一者。
[0019]每一块110-1到110-n可分别包含源极选择线170-1到170_n。第一源极选择线170-1可耦合到第一子块120-1中的SGS晶体管140-1、耦合到第二子块120-2中的SGS晶体管140-2且耦合到第一块110-1中的每一其它SGS晶体管。类似地，第二源极选择线170-2可耦合到第一子块120-4中的SGS 140-4晶体管、耦合到第二子块120-5中的SGS晶体管140-5且耦合到第二块110-2中的每一其它SGS晶体管。
[0020]图2为根据各种实施例的图1中展示的两个或两个以上垂直串130中的垂直串130的半导体构造的横截面图。存储器单元132-0到132-15、SGS晶体管140及S⑶晶体管130至少部分包围(举例来说，完全包围或部分包围)半导体材料的柱210。柱210可包括P型多晶硅，且为存储器单元132-0到132-15、SGS晶体管140及S⑶晶体管120-1的沟道。存储器单元112、SGS晶体管120及S⑶晶体管130与柱210相关联。柱210在包括η+型多晶硅的源极帽220与包括η+型多晶硅的漏极帽230之间延伸。垂直串100的存储器单元112沿柱210的垂直范围定位于半导体构造的不同层中，因此将垂直串100形成为存储器单元的“垂直”串。源极帽220与柱210电接触且与柱210形成ρ-η结。漏极帽230与柱210电接触且与柱210形成ρ-η结。源极帽220为柱210的源极且漏极帽230为柱210的漏极。源极帽220耦合到共源极145。漏极帽230耦合到数据线155。
[0021]由于垂直堆叠3D装置中的字线160-1到160-15 (举例来说)，使字线耦合到平面(举例来说，二维(2D))硅装置变得越来越困难。举例来说，可难以使字线耦合到用以存取存储器单元的串驱动器(未展示)。
[0022]在一些常规3D存储器系统中，为了增加可用布局空间以提供到(举例来说)串驱动器的增加的布线及增加的连接，引入多个子块。块的子块可共享相同的字线群组、相同源极选择(SGS)线及相同数据线及共源极。块的子块可每一自具有单独的漏极选择(SGD)线(其中特定子块的SGD晶体管耦合到SGD线中的相应一者)。然而，通过增加子块的数目，可增加块的尺寸。因此，可增加用以擦除块的时间。此外，随着块尺寸增加，存储器可更容易变得碎片化。
[0023]许多实施例用以减少用于存储器装置100中的布线的数目。并不是通过增加子块的数目来增加可用布局空间，许多实施例在3D存储器装置100中维持相同数目的子块。因此，在一些实施例中，可保持相对较低的子块数目。因此，根据大多数实施例的存储器装置100可提供减少的块擦除时间及减少的存储器碎片。
[0024]实例实施例可通过减少单独的S⑶线的数目来减少布线的数目。一些二维(2D)存储器系统可减少单独SGD线的数目以减少总体芯片尺寸。然而，相比之下，用于3D存储器系统的实例实施例可减少单独SGD线的数目使得可维持小的块尺寸。
[0025]再次参看图1，可看出一些实施例提供漏极选择(SOT)线165-0到160_n。漏极选择线165-0可耦合到第一块110-1的第一子块120-1中的S⑶晶体管150-1、耦合到第二块110-2的第一子块120-4的S⑶晶体管150-4且耦合到第η块110-n的第一子块120-7的S⑶晶体管150-7以及耦合到第二块110-2与第η块110-η之间的任何块(未展示)的其它第一子块的S⑶晶体管。类似地，第二漏极选择线165-1可耦合到第一块110-1的第二子块120-2的S⑶晶体管150-2、耦合到第二块110-2的第二子块120-5的S⑶晶体管150-5且耦合到第η块110-n的第二子块120-8的S⑶晶体管150-8以及耦合到第二块110-2与第η块110-n之间的任何块(未展示)的其它第二子块的SGD晶体管。换句话说，漏极选择线可耦合到存储器装置的块的群组中的每一块中的对应子块的SGD晶体管。存储器装置100中的块的其它或随后群组可类似地共享漏极选择线，下文参考图3描述。